Zynq上的非對稱多核處理器
Zynq SoC 還擁有大量共享資源，常見示例包括 I/O 外設(shè)、片上存儲器、中斷控制器分配器、L2....
SystemVerilog包的簡介與使用
最初的Verilog語言沒有一個可用于多個模塊的定義。每個模塊都必須有任務(wù)、函數(shù)、常量和其他共享定義....
Vitis HLS的基礎(chǔ)知識科普
VitisHLS是一種高層次綜合工具，支持將C、C++和OpenCL函數(shù)硬連線到器件邏輯互連結(jié)構(gòu)和R....
介紹幾個關(guān)于ISP算法架構(gòu)的項目
用python實現(xiàn)的ISP架構(gòu)，整體項目架構(gòu)不如OpenISP，但是有幾個算法是OpenISP沒有的....
匠人精神是怎么用在FPGA存儲器
FPGA之所以有這樣的能力，是由它本身的結(jié)構(gòu)決定的。比如FPGA有著很強的硬件并行性，能像GPU那樣....
SystemVerilog為工程師定義新的數(shù)據(jù)類型提供了一種機制
為了使源代碼更易于閱讀和維護，typedef名稱應(yīng)該使用一種命名約定，使名稱明顯代表用戶自定義類型。....
通過無線wifi下載調(diào)試fpga的一種方法
上邊是整個框圖，主要的數(shù)據(jù)流是Vivado通過PC上的WIFI鏈接到WIFI路由器上，然后對同一個局....
幾個視頻/圖像處理的項目分享
F-I-L是一個FPGA平臺的開源的圖像處理庫，已經(jīng)擁有了許多常用操作，并在不斷更新中。這些操作被以....
使用Xilinx Vivado創(chuàng)建自己板卡文件
board.xml - 定義關(guān)于板的所有信息。它包括基本信息（例如電路板名稱、描述、供應(yīng)商）、有關(guān)板....
介紹幾個脈沖神經(jīng)網(wǎng)絡(luò)的開源項目
ODIN 是一種在線學習數(shù)字脈沖神經(jīng)處理器，在 2019 年發(fā)表在IEEE Transactions....
網(wǎng)絡(luò)和變量的未壓縮數(shù)組
數(shù)組的維度定義了數(shù)組可以存儲的元素總數(shù)。未壓縮的數(shù)組可以用任意數(shù)量的維度聲明，每個維度存儲指定數(shù)量的....
DMA控制器介紹及示例演示詳解
我們上一節(jié)談到使用 DMA（直接內(nèi)存訪問）的好處已經(jīng)變得顯而易見。到了這一步，我們留下了人類長期以來....
Verilog/FPGA開源項目卷積神經(jīng)網(wǎng)絡(luò)
CNN 是多層感知器的正則化版本。多層感知器通常表示全連接網(wǎng)絡(luò)，即一層中的每個神經(jīng)元都連接到下一層中....
離散端口的語法和使用指南
SystemVerilog提供用于聲明端口列表和端口聲明的編碼樣式：組合樣式、傳統(tǒng)樣式和具有組合類型....
ZYNQ：使用PL將任務(wù)從PS加載到PL端
ARM 的 AXI 是一種面向突發(fā)的協(xié)議，旨在提供高帶寬同時提供低延遲。每個 AXI 端口都包含獨立....
數(shù)字硬件建模SystemVerilog-網(wǎng)絡(luò)
每個SystemVerilog網(wǎng)絡(luò)類型都有特定的語義規(guī)則，這些規(guī)則會影響多個驅(qū)動程序的解析方式。雖然....
RTL級的基本要素和設(shè)計步驟
頂層設(shè)計：RTL設(shè)計推薦使用自頂而下的設(shè)計方法，因為這種設(shè)計方法與模塊規(guī)劃的順序一致，而且更有利于進....
SystemVerilog常用可綜合IP模塊庫
了解決這個復雜的問題，設(shè)計了這個庫，它可以幫助您簡化設(shè)計流程。使用一些簡單的 API 可以輕松地在測....
了解Zynq SoC的私有看門狗定時器
每個A9處理器都有私有的32位定時器和32位看門狗定時器。兩個處理器共享一個64位定時器。這些定時器....
從算法到RTL實現(xiàn)的問題
我們首先要根據(jù)實際需求，針對某方面的信號處理問題，做一個鏈路級或模塊級快速仿真驗證設(shè)計。最常見的比如....
什么是張量處理單元（TPU）
該項目的目的是創(chuàng)建一個與谷歌的張量處理單元具有相似架構(gòu)的機器學習協(xié)處理器。該實現(xiàn)的資源可定制，可以以....
TPU的系統(tǒng)架構(gòu)
通常，ASIC 帶來的麻煩多于其價值。他們需要很長時間來設(shè)計：Google 花了15 個月的時間來開....
“軟核”硬做-ODrive(FPGA版本)
核心CPU是XX32FXXX,在工業(yè)控制領(lǐng)域其實FPGA占比也很大，所以能不能用FPGA做一個ODr....
FPGA/IC領(lǐng)域術(shù)語表
Amdahl's Law: Amdahl's law of diminishin....
System Verilog-文本值
文本整數(shù)值是一個整數(shù)，沒有小數(shù)點。（IEEE 1800 SystemVerilog標準使用術(shù)語“整數(shù)....
Perl語言在代碼自動生成中的應(yīng)用實例
Verilog 有什么奇技淫巧？我想最重要的是理解其硬件特性。Verilog HDL語言僅是對已知硬....
FIR數(shù)字濾波器設(shè)計
數(shù)字濾波器的輸入輸出均為數(shù)字信號，信號通過數(shù)字濾波器后，可以改變頻率成分的相對比例或濾除某些頻率成分....
Zynq SoC 設(shè)備上的多種用途
這篇博文特別關(guān)注 Zynq SoC 的多用途 IO （MIO， Multipurpose IO） 模....
SystemVerilog對硬件功能如何進行建模
本文定義了通常用于描述使用SystemVerilog對硬件功能進行建模的詳細級別的術(shù)語。
工商網(wǎng)監(jiān)