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      OpenFPGA

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      Vivado仿真器和代碼覆蓋率簡析

      編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據(jù)最終應(yīng)....
      的頭像 OpenFPGA 發(fā)表于 08-03 09:23 ?3245次閱讀
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      IP庫新增多種顏色轉(zhuǎn)換空間IP簡介

      顏色空間轉(zhuǎn)換是圖像及視頻中常用的解決方案，涉及hsv-rgb、rgb-ycrcb等一些常見的顏色空間....
      的頭像 OpenFPGA 發(fā)表于 07-17 08:48 ?2376次閱讀
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      用于構(gòu)建、分析和破解USB設(shè)備的多功能協(xié)議分析儀-Cynthion

      Cynthion 是一款用于構(gòu)建、測試、監(jiān)控和試驗 USB 設(shè)備的一體化工具。Cynthion 的數(shù)....
      的頭像 OpenFPGA 發(fā)表于 07-10 10:39 ?2045次閱讀
      用于構(gòu)建、分析和破解USB設(shè)備的多功能協(xié)議分析儀-Cynthion

      Temporal-Shift-Module在 FPGA上解決視頻理解問題的實用性和性能

      在這個項目中，將在線和離線 TSM 網(wǎng)絡(luò)部署到 FPGA，通過 2D CNN 執(zhí)行視頻理解任務(wù)。 介....
      的頭像 OpenFPGA 發(fā)表于 07-07 10:47 ?1584次閱讀
      Temporal-Shift-Module在 FPGA上解決視頻理解問題的實用性和性能

      在這個項目中，將在線和離線TSM網(wǎng)絡(luò)部署到FPGA，通過2D CNN執(zhí)行視頻理解任務(wù)。

      TSM 是一種網(wǎng)絡(luò)結(jié)構(gòu)，可以通過 2D CNN 有效學習時間關(guān)系。在較高級別上，這是通過一次對單個幀....
      的頭像 OpenFPGA 發(fā)表于 07-07 10:44 ?1420次閱讀
      在這個項目中，將在線和離線TSM網(wǎng)絡(luò)部署到FPGA，通過2D CNN執(zhí)行視頻理解任務(wù)。

      視覺L1重映射函數(shù)Zynq baremetal設(shè)計實例

      這篇博客展示了在 AMD Zynq 設(shè)計中，如何用 Vitis Vision Library 中的函....
      的頭像 OpenFPGA 發(fā)表于 07-07 09:22 ?1445次閱讀
      視覺L1重映射函數(shù)Zynq baremetal設(shè)計實例

      Calibre加冕暴力堆機器之王！秘密都在這個平臺

      版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復雜，所以通常不剛需高主頻機型，但要求多核....
      的頭像 OpenFPGA 發(fā)表于 07-06 11:26 ?1418次閱讀
      Calibre加冕暴力堆機器之王！秘密都在這個平臺

      動態(tài)時鐘的使用

      時鐘是每個 FPGA 設(shè)計的核心。如果我們正確地設(shè)計時鐘架構(gòu)、沒有 CDC 問題并正確進行約束設(shè)計，....
      的頭像 OpenFPGA 發(fā)表于 07-05 09:05 ?2189次閱讀
      動態(tài)時鐘的使用

      使用高級綜合HLS開發(fā)2D中值濾波器算法

      該項目包含使用高級綜合 (HLS) 的 2D 中值濾波器算法的實現(xiàn)。該項目的目標是在不到 3 ms的....
      的頭像 OpenFPGA 發(fā)表于 07-03 09:06 ?1628次閱讀
      使用高級綜合HLS開發(fā)2D中值濾波器算法

      Vivado綜合階段什么約束生效？

      Vivado綜合默認是timing driven模式，除了IO管腳等物理約束，建議添加必要的時序約束....
      的頭像 OpenFPGA 發(fā)表于 07-03 09:03 ?1497次閱讀

      在實際設(shè)計中BSV表現(xiàn)如何

      ? Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluesp....
      的頭像 OpenFPGA 發(fā)表于 06-27 10:44 ?2241次閱讀
      在實際設(shè)計中BSV表現(xiàn)如何

      開源的Bluespec SystemVerilog (BSV)語言表現(xiàn)如何？

      Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec....
      的頭像 OpenFPGA 發(fā)表于 06-27 10:14 ?1632次閱讀
      開源的Bluespec SystemVerilog (BSV)語言表現(xiàn)如何？

      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應(yīng)用

      MicroBlaze? CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列....
      的頭像 OpenFPGA 發(fā)表于 06-26 09:14 ?2030次閱讀
      在Vitis中通過PSU DDR執(zhí)行MicroBlaze應(yīng)用

      優(yōu)秀的Verilog/FPGA開源項目-MATH庫介紹

      數(shù)字信號處理（ Digital Signal Processing)技術(shù)廣泛地應(yīng)用于通信與信息系統(tǒng)、....
      的頭像 OpenFPGA 發(fā)表于 06-19 09:06 ?2373次閱讀

      Vivado Schematic中的實線和虛線有什么區(qū)別？

      Vivado Schematic中的實線和虛線有什么區(qū)別？
      的頭像 OpenFPGA 發(fā)表于 06-16 16:53 ?2014次閱讀
      Vivado Schematic中的實線和虛線有什么區(qū)別？

      基于寄存器的同步FIFO

      ? FIFO 是FPGA設(shè)計中最有用的模塊之一。FIFO 在模塊之間提供簡單的握手和同步機制，是設(shè)計....
      的頭像 OpenFPGA 發(fā)表于 06-14 09:02 ?1501次閱讀

      如何在HLS中描述數(shù)字時鐘？

      它有兩種操作模式：時鐘和設(shè)置。時鐘模式是標準模式，在此模式下，當前時間顯示在數(shù)碼管上。
      的頭像 OpenFPGA 發(fā)表于 06-12 09:01 ?1806次閱讀
      如何在HLS中描述數(shù)字時鐘？

      優(yōu)秀的IC/FPGA開源項目：偽紅外圖像處理

      《優(yōu)秀的IC/FPGA開源項目》是新開的系列，旨在介紹單一項目，會比《優(yōu)秀的 Verilog/FPG....
      的頭像 OpenFPGA 發(fā)表于 06-09 09:42 ?3651次閱讀
      優(yōu)秀的IC/FPGA開源項目：偽紅外圖像處理

      FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

      在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實現(xiàn)簡單的 FIR 濾波器）演示了在 Ve....
      的頭像 OpenFPGA 發(fā)表于 06-09 09:39 ?1716次閱讀
      FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

      FPGA的數(shù)字信號處理：Verilog實現(xiàn)簡單的FIR濾波器

      該項目介紹了如何使用 Verilog 實現(xiàn)具有預(yù)生成系數(shù)的簡單 FIR 濾波器。
      的頭像 OpenFPGA 發(fā)表于 06-07 14:51 ?4811次閱讀
      FPGA的數(shù)字信號處理：Verilog實現(xiàn)簡單的FIR濾波器

      把算法用RTL實現(xiàn)該怎么做？

      “把算法用RTL實現(xiàn)，怎么做？” 這個問題，對于芯片設(shè)計工程師、芯片算法工程師、FPGA工程師來講，....
      的頭像 OpenFPGA 發(fā)表于 06-02 15:35 ?1625次閱讀

      如何在FPGA上加速 AI 火災(zāi)偵查

      問題：近年來，不斷增加的城市人口、更復雜的人口密集建筑以及與大流行病相關(guān)的問題增加了火災(zāi)偵查的難度。....
      的頭像 OpenFPGA 發(fā)表于 05-29 09:11 ?1783次閱讀
      如何在FPGA上加速 AI 火災(zāi)偵查

      一本Verilog HDL代碼對應(yīng)電路的書，助你快速編寫可綜合模型

      J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Inter....
      的頭像 OpenFPGA 發(fā)表于 05-26 16:59 ?2254次閱讀
      一本Verilog HDL代碼對應(yīng)電路的書，助你快速編寫可綜合模型

      FPGA遠程更新/遠程調(diào)試的一種簡單方法

      之前介紹過一種遠程（無線）更新的方式，詳見《起飛！通過無線WIFI下載調(diào)試FPGA》，這種方式缺點有....
      的頭像 OpenFPGA 發(fā)表于 05-25 09:23 ?4581次閱讀
      FPGA遠程更新/遠程調(diào)試的一種簡單方法

      FPGA和外圍接口總結(jié)

      FPGA和外圍接口-基礎(chǔ)版
      的頭像 OpenFPGA 發(fā)表于 05-22 10:57 ?1610次閱讀
      FPGA和外圍接口總結(jié)

      優(yōu)秀的IC/FPGA開源項目(二)-NetFPGA

      從上面的工作可以看出DPU的核心是：網(wǎng)絡(luò)。所以我們今天講一個未來的發(fā)展核心之一：用FPGA實現(xiàn)NIC....
      的頭像 OpenFPGA 發(fā)表于 05-19 11:11 ?4288次閱讀
      優(yōu)秀的IC/FPGA開源項目(二)-NetFPGA

      AMD Artix 7 FPGA OTA在線升級的實現(xiàn)

      AMD FPGA支持的MultiBoot特性，可以使FPGA先嘗試啟動最新的配置（bit）文件，后續(xù)....
      的頭像 OpenFPGA 發(fā)表于 05-17 10:39 ?1672次閱讀

      HDB3編解碼簡析

      此次需求提供的十分明確，給出了編碼規(guī)則及示例，明確了編解碼端口要求；仿真模塊根據(jù)設(shè)計進行適配。
      的頭像 OpenFPGA 發(fā)表于 05-15 10:41 ?3102次閱讀
      HDB3編解碼簡析

      時序電路之DFF理解

      對于DFF，之前理解的，DFF在時鐘的上升沿進行對D端的數(shù)據(jù)采集，再下一個時鐘的上升沿來臨，Q端輸出....
      的頭像 OpenFPGA 發(fā)表于 05-10 09:02 ?6335次閱讀
      時序電路之DFF理解

      IP庫新增10多個功能IP簡介

      一直想做一個可以供大家學習、使用的開源IP庫，類似OpenCores，OC上IP在領(lǐng)域內(nèi)的IP很少，....
      的頭像 OpenFPGA 發(fā)表于 05-06 09:16 ?1688次閱讀
      IP庫新增10多個功能IP簡介