用于構(gòu)建、分析和破解USB設(shè)備的多功能協(xié)議分析儀-Cynthion
Cynthion 是一款用于構(gòu)建、測試、監(jiān)控和試驗(yàn) USB 設(shè)備的一體化工具。Cynthion 的數(shù)....
Temporal-Shift-Module在 FPGA上解決視頻理解問題的實(shí)用性和性能
在這個項(xiàng)目中，將在線和離線 TSM 網(wǎng)絡(luò)部署到 FPGA，通過 2D CNN 執(zhí)行視頻理解任務(wù)。 介....
在這個項(xiàng)目中，將在線和離線TSM網(wǎng)絡(luò)部署到FPGA，通過2D CNN執(zhí)行視頻理解任務(wù)。
TSM 是一種網(wǎng)絡(luò)結(jié)構(gòu)，可以通過 2D CNN 有效學(xué)習(xí)時間關(guān)系。在較高級別上，這是通過一次對單個幀....
視覺L1重映射函數(shù)Zynq baremetal設(shè)計實(shí)例
這篇博客展示了在 AMD Zynq 設(shè)計中，如何用 Vitis Vision Library 中的函....
Calibre加冕暴力堆機(jī)器之王！秘密都在這個平臺
版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復(fù)雜，所以通常不剛需高主頻機(jī)型，但要求多核....
使用高級綜合HLS開發(fā)2D中值濾波器算法
該項(xiàng)目包含使用高級綜合 (HLS) 的 2D 中值濾波器算法的實(shí)現(xiàn)。該項(xiàng)目的目標(biāo)是在不到 3 ms的....
Vivado綜合階段什么約束生效？
Vivado綜合默認(rèn)是timing driven模式，除了IO管腳等物理約束，建議添加必要的時序約束....
開源的Bluespec SystemVerilog (BSV)語言表現(xiàn)如何？
Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec....
在Vitis中通過PSU DDR執(zhí)行MicroBlaze應(yīng)用
MicroBlaze? CPU 是可修改的拖入式預(yù)設(shè) 32 位/64 位 RISC 微處理器配置系列....
優(yōu)秀的Verilog/FPGA開源項(xiàng)目-MATH庫介紹
數(shù)字信號處理（ Digital Signal Processing)技術(shù)廣泛地應(yīng)用于通信與信息系統(tǒng)、....
基于寄存器的同步FIFO
? FIFO 是FPGA設(shè)計中最有用的模塊之一。FIFO 在模塊之間提供簡單的握手和同步機(jī)制，是設(shè)計....
優(yōu)秀的IC/FPGA開源項(xiàng)目：偽紅外圖像處理
《優(yōu)秀的IC/FPGA開源項(xiàng)目》是新開的系列，旨在介紹單一項(xiàng)目，會比《優(yōu)秀的 Verilog/FPG....
FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求
在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實(shí)現(xiàn)簡單的 FIR 濾波器）演示了在 Ve....
FPGA的數(shù)字信號處理：Verilog實(shí)現(xiàn)簡單的FIR濾波器
該項(xiàng)目介紹了如何使用 Verilog 實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡單 FIR 濾波器。
把算法用RTL實(shí)現(xiàn)該怎么做？
“把算法用RTL實(shí)現(xiàn)，怎么做？” 這個問題，對于芯片設(shè)計工程師、芯片算法工程師、FPGA工程師來講，....
FPGA遠(yuǎn)程更新/遠(yuǎn)程調(diào)試的一種簡單方法
之前介紹過一種遠(yuǎn)程（無線）更新的方式，詳見《起飛！通過無線WIFI下載調(diào)試FPGA》，這種方式缺點(diǎn)有....
優(yōu)秀的IC/FPGA開源項(xiàng)目(二)-NetFPGA
從上面的工作可以看出DPU的核心是：網(wǎng)絡(luò)。所以我們今天講一個未來的發(fā)展核心之一：用FPGA實(shí)現(xiàn)NIC....
AMD Artix 7 FPGA OTA在線升級的實(shí)現(xiàn)
AMD FPGA支持的MultiBoot特性，可以使FPGA先嘗試啟動最新的配置（bit）文件，后續(xù)....
工商網(wǎng)監(jiān)