本文為大家?guī)砦宸N不同的12進(jìn)制計數(shù)器設(shè)計方案。

12進(jìn)制計數(shù)器設(shè)計方案一：用74161設(shè)計十二進(jìn)制計數(shù)器

1.74161為十六進(jìn)制計數(shù)器，設(shè)計十二進(jìn)制計數(shù)器時1片就可以滿足要求。

2.新建BDF文件及保存工程同前篇。

3.將所需要的元器件和引腳拖入?yún)^(qū)域內(nèi)并完成連接，如圖1所示

圖1 十二進(jìn)制計數(shù)器連接圖

4.建立VWF文件，仿真后得到結(jié)果如圖2

仿真波形圖

12進(jìn)制計數(shù)器設(shè)計方案二：用verilog語言實現(xiàn)十二進(jìn)制計數(shù)器

程序代碼

仿真結(jié)果

12進(jìn)制計數(shù)器設(shè)計方案三：異步十二進(jìn)制加減法計數(shù)器設(shè)計1

VHDl設(shè)計思路

設(shè)計中，CP 是時鐘輸入端，下降沿有效;Rd 為清零控制端，低電平有效; updown 為計數(shù)方式控制端，updown=“1”時作加法計數(shù)，updown=“0”時作減法計數(shù)。在計數(shù)工作之前，先由Rd 給一個清零信號，使四個數(shù)據(jù)輸入值都為“0”。y3，y2，y1，y0 為四個數(shù)據(jù)輸出端，這就實現(xiàn)了異步清零。當(dāng)Rd=“1”時，計數(shù)器進(jìn)行加法計數(shù)，即從“0000”依次計數(shù)到“1011”，當(dāng)updown= “0”，updown=“1”，Rd=“1”時，計數(shù)器進(jìn)行減法計數(shù)。

程序設(shè)計

仿真測試程序

仿真圖

12進(jìn)制計數(shù)器設(shè)計方案四：異步十二進(jìn)制加減法計數(shù)器設(shè)計2

VHDl設(shè)計思路

設(shè)計中，clk 是時鐘輸入端，上升沿有效;updn 為計數(shù)方式控制端，updn=“1”時作加法計數(shù)，updn=“0”時作減法計數(shù); c 是進(jìn)位/借位輸出端; c0 為個位最高位輸出。在計數(shù)工作之前，個位q 和十位k 全部置0。個位由時鐘上升沿觸發(fā)加/減1，十位由個位的進(jìn)位/借位觸發(fā)，從而實現(xiàn)十位的變化，即異步可逆計數(shù)。當(dāng)updown=“1”時，計數(shù)器進(jìn)行加法計數(shù)，個位從“0”依次計數(shù)到“9”，進(jìn)位，十位由“0”到“1”，當(dāng)計數(shù)到11時清零;同理，當(dāng)updown=“0”時，計數(shù)器進(jìn)行減法計數(shù)。

程序設(shè)計

仿真驗證程序

仿真圖

12進(jìn)制計數(shù)器設(shè)計方案五：應(yīng)用兩片74LS160設(shè)計十二進(jìn)制計數(shù)器

兩芯片之間級聯(lián)；把作高位芯片的進(jìn)位端與下一級up端連接這是由兩片74LS160連接而成的12進(jìn)制計數(shù)器，低位是連接成為一個十進(jìn)制計數(shù)器，它的clk端接的是低位的進(jìn)位脈沖。高位接成了十進(jìn)制計數(shù)器。當(dāng)輸出端為1010 的時候在下個時鐘的上升沿把數(shù)據(jù)置數(shù)成0000 這樣就形成了進(jìn)制計數(shù)器，連個級聯(lián)就成為了12進(jìn)制計數(shù)器，分別可以作為秒和分記時。