ADSP2183是的高速增強(qiáng)定點(diǎn)16位數(shù)字信號處理芯片。作為主控芯片，ADSP2183的接口主要可分為圖像串行傳輸接口、串行通信接口、TL16C552A控制接口、字節(jié)存儲區(qū)間接口、I/O空間接口、重疊數(shù)據(jù)存儲區(qū)間接口、EZ-ICE控制接口及其他一些IO接口。對DSP主要就是設(shè)計存儲器地址空間，ADSP2183有4個獨(dú)立的存儲空間：數(shù)據(jù)存儲器、程序存儲器、字節(jié)存儲器、I/O存儲器。它們都有相應(yīng)的片選，支持外部訪問。其中，字節(jié)存儲器空間達(dá)到4MB，支持從廉價的8位存儲器引導(dǎo)和實時存取。如圖3所示，ADSP2183的所有數(shù)據(jù)線、地址線、存儲器片選、中斷控制和部分I/O都連到了EP2S30F484上。DSP可以像訪問內(nèi)部存儲器一樣，訪問在FPGA內(nèi)部配置出的RAM塊，與FPGA高速的傳送數(shù)據(jù)。DSP的三個外部中斷源是有優(yōu)先級安排的。因為如果在一場的20ms時間里面不能協(xié)助完成圖像旋轉(zhuǎn)所需要的計算，則會發(fā)生圖像停滯或者跳變，嚴(yán)重影響觀瞄效果。所以場中斷是外部中斷源中優(yōu)先級最高的，接下來是UART產(chǎn)生的中斷，因為它直接影響實時的圖文混合與顯示結(jié)果，最后才是控制臺產(chǎn)生的中斷，人手操作的時間和人眼感受變化的時間畢竟和以上兩種相比有比較大的差異。

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　　圖3 系統(tǒng)硬件結(jié)構(gòu)

　　工作頻率是26.32MHz，所以這里接一個16MHz系統(tǒng)時鐘，其內(nèi)部自動輸出一個精確的32MHz時鐘到CLKOUT，同時給FPGA作為全局時鐘使用。ADSP2183使用一個2×7的Emulator接口進(jìn)行調(diào)試和仿真。

　　觀瞄系統(tǒng)旋轉(zhuǎn)的精確角度值由系統(tǒng)中的方位解算器產(chǎn)生，以粗通道、精通道各高8位的方式表示，其中解算器是36速比的。FPGA通過組合CS0、CS1、INH這三個片選信號發(fā)送給方位解算器，然后一次連續(xù)從總線上讀回粗通道高、粗通道低、精通道高、精通道低總共四個8位二進(jìn)制值的角度值，DSP按順序把四個值組合成一個19位的完整角度值。這樣的角度值最高精度達(dá)到 0.02個密位(6000個密位表示360°)，滿足系統(tǒng)設(shè)計提出的精度要求。由DSP完成消像旋的協(xié)同計算，將計算結(jié)果通過DSP的數(shù)據(jù)總線返回至FPGA。

　　ADSP2183內(nèi)部沒有非易失性存儲器，程序和數(shù)據(jù)必須依靠外部擴(kuò)展存儲器。在系統(tǒng)加電或復(fù)位時，如果ADSP2183的BMODE和MMAP都為低，就會以BDMA(字節(jié)DMA)的方式通過DSP的引導(dǎo)加載(Boot loader)機(jī)制將程序和數(shù)據(jù)轉(zhuǎn)移到片上存儲器中執(zhí)行。過程是：ADSP2183從字節(jié)存儲器空間裝載最前的32個程序存儲器字，然后開始執(zhí)行。裝載程序就在這32個字中。裝載程序連續(xù)的從字節(jié)口裝載，直到整個程序裝載完成為止。這里使用的是SST公司的SST29LE010，8位的1Mbit EEPROM作為DSP的字節(jié)存儲器。它是3.3V單電源，可以分頁，每頁128字節(jié)，最多1024頁，支持Page-Write(頁寫)和JEDEC標(biāo)準(zhǔn)的在線編程，使用起來方便可靠。

　　紅外熱像儀及其控制電路以RS422方式發(fā)送串行數(shù)據(jù)，TL16C552A按照通信協(xié)議接收到，自動轉(zhuǎn)換成并行數(shù)據(jù)，ADSP2183直接用程序方式從數(shù)據(jù)總線上讀回。DSP發(fā)送給熱像儀的串行數(shù)據(jù)也是經(jīng)過TL16C552A并串轉(zhuǎn)換，再由RS422驅(qū)動的?？紤]到ADSP2183和外部的通信任務(wù)就是控制命令、工作參數(shù)的發(fā)送和狀態(tài)字的返回，數(shù)據(jù)傳輸需求較低且數(shù)據(jù)流零散的特點(diǎn)，這里使用德州儀器公司的TL16C552A雙異步通信器就可以勝任了。

　　另外，系統(tǒng)中還加入了一個串行EEPROM器件，Microchip公司93LC66B Microwire 串行EEPROM。因為電視觀瞄系統(tǒng)中需要一些動態(tài)的參數(shù)，來進(jìn)行不同的處理以適應(yīng)特殊的場合需求。比如不同光學(xué)機(jī)構(gòu)的零位角度不同、命令的調(diào)整、系統(tǒng)運(yùn)行過程對特定參數(shù)或者錯誤信息的記錄，等等。都需要系統(tǒng)每次能夠記錄這些參數(shù)，并且在斷電以后存儲這些參數(shù)。由于參數(shù)并不多，所以不需要額外設(shè)計復(fù)雜的FLASH存儲空間。93LC66B的使用十分方便，確定好EEPROM的ORG狀態(tài)，就只需要把93LC66B的DI、DO、SCK和CS這幾根引腳與ADSP2183的Flag引腳正確連接，然后在DSP中對Flag編程，就可以實現(xiàn)對EEPROM的各種操作。

　　● 電源設(shè)計

　　現(xiàn)在以ASIC、DSP、FPGA等組成的系統(tǒng)中芯片都是低功耗設(shè)計，供電部分也變得越來越復(fù)雜。不僅對不同電平值的電壓精度、輸出電流、紋波、沖擊等要求十分嚴(yán)格，而且同一個芯片的不同電平的上電時序也有了要求。整個系統(tǒng)的電源設(shè)計都采用了美國德州儀器公司的電源器件。

　　ADSP2183的供電相對比較簡單，這里主要討論FPGA的供電。手冊規(guī)定，EP2S30F484的電源基本分為這幾種：核心供電(Vccint)為1.2V;各個BANK的I/O口供電(Vccio)，鎖相環(huán)數(shù)字供電(Vccpll_d)為1.2V，鎖相環(huán)模擬供電(Vccpll_a)為1.2V。還有Vccpd為3.3V)，它是StratixII FPGA新定義的一個供電，其作用是為所有相關(guān)的3.3V/2.5V的配置輸入緩沖器和JTAG相關(guān)引腳提供穩(wěn)定可靠的供電。它要求從0～3.3V的抬升時間必須小于100ms，否則Stratix II FPAG將不能配置成功。但是如果確實不能保障這樣苛刻的要求，就必須人為地把nCONFIG信號強(qiáng)制拉低，直到其他電源達(dá)到設(shè)計的可靠狀態(tài)，以確保配置過程的正確完成。

　　EP2S30F484的(Vccint)是由TP54312提供，1.2V(Vccpll_a/Vccpll_d)是TP73633提供，3.3V(Vccpd)是TP78601提供，整個系統(tǒng)的3.3V供電是TP75533提供。不同電源的供電時序經(jīng)過設(shè)計并實驗測量出，是符合設(shè)計要求，當(dāng)然也保證了觀瞄系統(tǒng)的正常運(yùn)行。

　　在每種電源設(shè)計的時候，都加入了二極管反向保護(hù)和瞬態(tài)電壓抑制器進(jìn)行瞬間過沖保護(hù)。同一種電源的模擬和數(shù)字部分也用電感隔離開了，相應(yīng)的模擬地層和數(shù)字地層之間也物理分隔開，在合適的位置點(diǎn)用Ferrite Bead(鐵氧體磁珠)做了連接，最大程度的減小EMI。主圖像處理板是一塊10層PCB的設(shè)計，電源和地就有4層，所有電源和部分時鐘都在內(nèi)電層或地層劃分出來，信號層沒有長距離的供電回路和時鐘走線。

　　● VHDL程序設(shè)計

　　系統(tǒng)的軟件設(shè)計包括對FPGA的VHDL程序編寫和對DSP的匯編程序編寫兩部分。

　　在FPGA設(shè)計中采用VHDL語言設(shè)計,不僅大大簡化了設(shè)計復(fù)雜邏輯電路的難度,而且可以充分發(fā)揮FPGA內(nèi)部資源的優(yōu)勢。在Quartus II5.0集成開發(fā)環(huán)境下，對整個FPGA運(yùn)算模塊采用了自頂向下的設(shè)計方式。首先，用Block圖的方式按照系統(tǒng)中所用芯片劃分，設(shè)計了邏輯總體，把所有FPGA的資源合理分配到相應(yīng)的物理引腳，規(guī)劃好頂層邏輯。接著，在每個Block下編寫VHDL程序，實現(xiàn)具體的控制邏輯。采用模塊化、規(guī)則化和局部化的技術(shù),既提高了設(shè)計效率,又減少設(shè)計的復(fù)雜性。

　　對于EP2S30F484，使用一個統(tǒng)一的全局時鐘，并采用同步時序的設(shè)計方法。FPGA內(nèi)部的所有模塊都使用一個全局時鐘，統(tǒng)一復(fù)位。在具體功能模塊設(shè)計的時候，可以調(diào)用一些Altera公司的內(nèi)部核和LPM功能塊。這些模塊具有結(jié)構(gòu)獨(dú)立的設(shè)計輸入、高效的設(shè)計映射和工具獨(dú)立的設(shè)計輸入,不僅節(jié)省大量的FPGA資源,提高了設(shè)計效率,而且使系統(tǒng)性能得到提高。

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　　圖4 系統(tǒng)軟件流程圖

　　● DSP程序設(shè)計

　　ADSP-2183有一套完整的軟件與硬件開發(fā)系統(tǒng)，包含一個以PC為平臺的硬件仿真器ADSP218xEZIC E 和IDE(集成開發(fā)環(huán)境)VisualDSP++3.5。ADSP218xEZIC E是基于RS232串口的在線仿真器，它一邊通過串口和PC的IDE通信，下載程序代碼到目標(biāo)DSP運(yùn)行,另外一邊通過設(shè)計在目標(biāo)板上的Emulator的14個管腳，觀察和測試DSP的端口、寄存器以及RAM的工作情況，并返回到PC的IDE界面。

　　● 系統(tǒng)軟件設(shè)計

　　系統(tǒng)軟件主要是由主程序和中斷服務(wù)程序兩部分組成，程序設(shè)計框圖如圖4所示。主程序首先設(shè)置ADSP-2183 內(nèi)部寄存器，如中斷控制寄存器ICNTL、中斷屏蔽寄存器IMASK、系統(tǒng)控制寄存器，以建立ADSP-2183的工作模式。然后運(yùn)行DSP自檢程序。通過后，則要初始化UART芯片(TL16C552)、讀取串行EEPROM中預(yù)存的參數(shù)，然后進(jìn)入主體循環(huán)。DSP的三個外部中斷源產(chǎn)生中斷：場中斷，每20ms產(chǎn)生一次、UART通信中斷，紅外熱像儀及其控制電路產(chǎn)生、控制臺中斷。主要的消像旋運(yùn)算、圖文混合的任務(wù)，方位解算器角度讀取和計算都由場中斷服務(wù)程序完成，而且必須在20ms時間內(nèi)及時完成。UART中斷服務(wù)程序由發(fā)送和接收任務(wù)觸發(fā)，當(dāng)有數(shù)據(jù)被接收到或要發(fā)送，中斷服務(wù)程序首先通過讀狀態(tài)寄存器確定是發(fā)送還是接收，然后跳轉(zhuǎn)到相應(yīng)服務(wù)程序中執(zhí)行。其中TL16C552的初始化程序則主要完成異步串行通信協(xié)議的設(shè)置。系統(tǒng)界面顯示的字符是16x16的矩陣，所以制作了4KB地字庫，可以容納128個中文、數(shù)字、字母、特殊符號。

　　結(jié)束語

　　本設(shè)計大大提高了觀瞄系統(tǒng)的智能化、自動化水平，更是賦予其全天候作戰(zhàn)能力。外場實驗充分證明從目標(biāo)的輪廓邊緣來看，進(jìn)行了8倍插值后，消像旋的效果和預(yù)期設(shè)計完全符合，鋸齒效應(yīng)控制得非常不錯，其他各項指標(biāo)均達(dá)到設(shè)計要求。還可以進(jìn)一步把由ADSP2183完成的工作移植到FPGA內(nèi)部，讓它來完成任務(wù)調(diào)配、算法實現(xiàn)、控制流程等任務(wù)。這樣，將進(jìn)一步加大應(yīng)用系統(tǒng)的集成度，也使得整個系統(tǒng)的可靠性和實時性將會有一個更好的提高。