JESD204B是最新的12.5 Gb/s高速、高分辨率數(shù)據(jù)轉(zhuǎn)換器串行接口標(biāo)準(zhǔn)。轉(zhuǎn)換器制造商的相關(guān)產(chǎn)品已進(jìn)入市場(chǎng)，并且支持JESD204B標(biāo)準(zhǔn)的產(chǎn)品預(yù)計(jì)會(huì)在不久的將來(lái)大量面世。JESD204B接口的主要價(jià)值在于，它能夠可靠地增加轉(zhuǎn)換器和邏輯器件(比如FPGA或ASIC)之間的數(shù)據(jù)傳輸帶寬。

與任何新接口一樣，JESD204B同樣帶來(lái)了新的挑戰(zhàn)。對(duì)于系統(tǒng)開(kāi)發(fā)人員而言，他們面臨的挑戰(zhàn)是如何從PCB設(shè)計(jì)的角度實(shí)現(xiàn)JESD204B最佳部署，以及出現(xiàn)問(wèn)題后如何進(jìn)行系統(tǒng)調(diào)試。對(duì)于元件制造商而言，他們面臨的挑戰(zhàn)包括測(cè)試全新的JESD204B器件。測(cè)試不僅可以保證器件在相對(duì)理想的環(huán)境下符合規(guī)范，還能確保JESD204B器件在最終系統(tǒng)環(huán)境下的正常工作。

本文討論JESD204B規(guī)范，回顧驗(yàn)證JESD204B器件所需的測(cè)試，并羅列重現(xiàn)最終系統(tǒng)環(huán)境的方法。

JESD204B—數(shù)據(jù)轉(zhuǎn)換器的自然演進(jìn)
從音頻和音樂(lè)到測(cè)試儀器儀表，很多應(yīng)用都要用到數(shù)據(jù)轉(zhuǎn)換器(數(shù)模轉(zhuǎn)換器和模數(shù)轉(zhuǎn)換器)。數(shù)據(jù)轉(zhuǎn)換器的產(chǎn)品處于不斷演進(jìn)中。隨著位深和采樣速率的增加，數(shù)據(jù)輸入與輸出也變得越來(lái)越困難。十年或二十年前，高速轉(zhuǎn)換器的采樣速率不超過(guò)100 MSPS，因此使用TTL或CMOS并行數(shù)據(jù)總線就足夠了。例如，可將集成12個(gè)數(shù)據(jù)專(zhuān)用引腳的12位轉(zhuǎn)換器設(shè)置為相對(duì)于時(shí)鐘而言具有適當(dāng)?shù)慕⑴c保持時(shí)間。

隨著速度突破100 MSPS，便不再能夠維持這種單端信號(hào)建立與保持時(shí)間。為了提升速度，高速轉(zhuǎn)換器轉(zhuǎn)而采用差分信號(hào)，但代價(jià)是引腳數(shù)更多了。例如，12位轉(zhuǎn)換器此后便需要針對(duì)數(shù)據(jù)提供24個(gè)專(zhuān)用引腳。為了解決引腳數(shù)量的問(wèn)題，引入了串行數(shù)據(jù)接口。轉(zhuǎn)換器的6×串行數(shù)據(jù)接口現(xiàn)只需兩個(gè)差分I/O(僅4個(gè)引腳)便可實(shí)現(xiàn)同一個(gè)12位轉(zhuǎn)換器的數(shù)據(jù)傳輸。飛速發(fā)展到今天，數(shù)據(jù)轉(zhuǎn)換器的數(shù)據(jù)接口現(xiàn)已采用JESD204B規(guī)范來(lái)進(jìn)行開(kāi)發(fā)。

JEDEC標(biāo)準(zhǔn)組織發(fā)布了兩種版本的JESD204高速串行數(shù)字接口規(guī)范。JESD204 2006規(guī)范是第一個(gè)版本，該版本為數(shù)據(jù)轉(zhuǎn)換器帶來(lái)了SerDes高速串行接口的優(yōu)勢(shì)，最高額定速度為3.125 Gbps。該版本于2008年發(fā)布了修訂版(JESD204A 2008規(guī)范)，并加入了重要的增強(qiáng)特性，包括支持多條數(shù)據(jù)通道和通道同步。JESD204B是該規(guī)范的第二個(gè)版本，由國(guó)際JEDEC JC-16任務(wù)組(項(xiàng)目：150.01)開(kāi)發(fā)，該任務(wù)組由25家公司的約65名成員組成。它提供一系列重大增強(qiáng)特性，包括更高的最大通道速率、支持通過(guò)接口的確定性延遲，以及支持諧波幀時(shí)鐘。

缺少官方兼容性測(cè)試規(guī)范
與其他很多高速串行接口標(biāo)準(zhǔn)不同，JESD204B標(biāo)準(zhǔn)不含官方兼容性測(cè)試規(guī)范。測(cè)試規(guī)范的價(jià)值極高，因?yàn)樗谐隽舜_保兼容性所必須執(zhí)行的測(cè)試，以及測(cè)試步驟。讓不同制造商使用統(tǒng)一的步驟有助于確保對(duì)規(guī)范取得共識(shí)，并消除假設(shè)性差異。但缺少官方的兼容性測(cè)試規(guī)范并不意味著缺少一切。開(kāi)發(fā)一組測(cè)試與步驟所需的一切信息均已包含在JESD204B規(guī)范，以及相應(yīng)規(guī)范中。各芯片制造商和系統(tǒng)開(kāi)發(fā)商需收集這些信息。

物理層測(cè)試
物理層(或稱(chēng)PHY)測(cè)試與各數(shù)據(jù)通道驅(qū)動(dòng)器和接收器電路有關(guān)：換言之，它是鏈路的模擬測(cè)試。它們不包括數(shù)字功能性測(cè)試或程序性測(cè)試。開(kāi)發(fā)完整的PHY測(cè)試列表時(shí)，可從OIF-CEI-02.0規(guī)范第1.7節(jié)中獲取SerDes PHY測(cè)試的推薦列表。JESD204B規(guī)范嚴(yán)格遵循這些建議，但作了部分修改。例如，JESD204B未將隨機(jī)抖動(dòng)指定為獨(dú)立測(cè)試項(xiàng)目，而是將其包含在總抖動(dòng)中。另外，JESD204B指定JSPAT、JTSPAT和經(jīng)過(guò)修改的RPAT作為建議測(cè)試圖案，而OIF-CEI-02.0規(guī)范則采用PRBS31圖案。

除了所需的PHY測(cè)試外，還可執(zhí)行額外的PHY測(cè)試——一些OIF-CEI-02.0規(guī)范或者JESD204B規(guī)范的PHY部分未列出的測(cè)試。比如，可以參考其他SerDes兼容性測(cè)試規(guī)范，并采用諸如對(duì)內(nèi)偏斜(針對(duì)Tx)和對(duì)內(nèi)偏斜容差(針對(duì)Rx)等測(cè)試。提到這些并不是為了建議將這些測(cè)試納入JESD204B規(guī)范中，因?yàn)榇_保JESD204B兼容性不需額外的PHY測(cè)試；提到這些內(nèi)容的目的是為了提醒人們：如果某個(gè)PHY測(cè)試失敗，可以使用其他PHY測(cè)試來(lái)幫助了解失敗的原因。

確定測(cè)試列表后，可從JESD204B規(guī)范獲得關(guān)于這些測(cè)試的限制。只需記住存在三類(lèi)限制：LV-OIF-11G-SR、LV-OIF-6G-SR和LV-OIF-SxI5。某個(gè)特定的JESD204B器件可支持多種限制。這種情況下，應(yīng)測(cè)試元件支持的全部限制。

JESD204B PHY測(cè)試可能產(chǎn)生的一種混淆與抖動(dòng)術(shù)語(yǔ)有關(guān)。JESD204B和OIFCEI-02.0規(guī)范使用不同的術(shù)語(yǔ)，因而不同測(cè)試設(shè)備供應(yīng)商使用的術(shù)語(yǔ)也有所不同。典型抖動(dòng)圖如圖1所示。測(cè)試設(shè)備生產(chǎn)商的術(shù)語(yǔ)依據(jù)工業(yè)標(biāo)準(zhǔn)雙Dirac抖動(dòng)模型。這種術(shù)語(yǔ)上的不同可能會(huì)影響測(cè)試步驟，而抖動(dòng)又是非常棘手的問(wèn)題。表1顯示的是我們翻譯的抖動(dòng)術(shù)語(yǔ)(JESD204B規(guī)范使用的抖動(dòng)術(shù)語(yǔ)和測(cè)試設(shè)備供應(yīng)商有所不同)。

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圖1. 典型抖動(dòng)圖，包括識(shí)別有界不相關(guān)抖動(dòng)(BUJ)

JESD204B PHY測(cè)試的另一處可能混淆的地方是數(shù)據(jù)速率超過(guò)11.1 Gbps的眼罩。JESD204B規(guī)格中，對(duì)于高于11.1 Gbps的數(shù)據(jù)速率，應(yīng)使用11.1 Gbps歸一化位時(shí)間。因此，如果工作速率為12.5 Gbps(位周期為80 ps)，則應(yīng)使用11.1 Gbps(90.9 ps)位周期。這里的問(wèn)題是，眼罩可以始于UI的邊緣，也可以始于UI中心，而JESD204B并未明確定義其起始參照點(diǎn)。如果參照點(diǎn)是UI中心，則在12.5 Gbps時(shí)眼罩比一般情況下要大，因而Tx更不容易通過(guò)，但便于Rx工作。如果參照點(diǎn)是UI邊緣，則在12.5 Gbps時(shí)眼罩比一般情況下要小，因而Tx更容易通過(guò)，但不利于Rx工作。在這個(gè)問(wèn)題得到解決以前，建議對(duì)兩個(gè)眼罩選項(xiàng)分別進(jìn)行測(cè)試，以保證兼容性。

時(shí)序測(cè)試
列出JESD204B的完整時(shí)序測(cè)試列表是非常困難的。在整個(gè)規(guī)范中，至少定義了十幾種時(shí)序圖，而且無(wú)法很快確定Tx、通道或Rx各自對(duì)應(yīng)的時(shí)序。此外，某些時(shí)序僅適用于特定的子類(lèi)(0、1或2)。如果只是簡(jiǎn)單地將時(shí)序規(guī)格整合到一張表格內(nèi)，那么官方兼容性測(cè)試規(guī)范將起到非常大的作用。只要花一些時(shí)間系統(tǒng)地了解這些時(shí)序規(guī)范，就不會(huì)產(chǎn)生混淆。

對(duì)于系統(tǒng)開(kāi)發(fā)人員來(lái)說(shuō)，有關(guān)時(shí)序的一個(gè)好消息是，為JESD204B元件設(shè)定時(shí)序比從規(guī)格中直接獲取相關(guān)信息更容易了。對(duì)于子類(lèi)0和2來(lái)說(shuō)，只需指定器件的時(shí)鐘到SYNC~時(shí)序。對(duì)于子類(lèi)1而言，只需指定器件的時(shí)鐘到SYSREF時(shí)序。

協(xié)議測(cè)試
對(duì)于PHY測(cè)試，沒(méi)有官方的JESD204B協(xié)議測(cè)試列表。因此，用戶(hù)需自行瀏覽規(guī)范內(nèi)容，并編寫(xiě)待測(cè)功能列表。本節(jié)羅列了大量推薦協(xié)議測(cè)試，并給出簡(jiǎn)要說(shuō)明。

有一類(lèi)協(xié)議測(cè)試專(zhuān)門(mén)測(cè)試序列。對(duì)于PHY測(cè)試，JESD204B發(fā)送器必須要能夠輸出JSPAT并修改RPAT圖案。從協(xié)議角度來(lái)看，需驗(yàn)證這些圖案的正確性。JESD204B接收器以及JTSPAT圖案同樣如此?；蛘?，如果支持PRBS圖案，那么也需對(duì)其進(jìn)行驗(yàn)證。下一步是短傳輸層和長(zhǎng)傳輸層圖案。這些內(nèi)容可以證明鏈路通過(guò)傳輸層后工作正常，以幫助系統(tǒng)開(kāi)發(fā)人員進(jìn)行系統(tǒng)調(diào)試。就元件制造商而言，需針對(duì)器件支持的每一種工作模式驗(yàn)證這些傳輸層圖案；考慮到鏈路配置變量的數(shù)目，這將會(huì)產(chǎn)生大量的不同情況。

有關(guān)協(xié)議測(cè)試帶來(lái)的一個(gè)問(wèn)題是如何在12.5 Gbps下完成。一種建議的解決方案是使用帶串行數(shù)據(jù)解碼器的高速示波器?，F(xiàn)在很多高端示波器都配備了專(zhuān)用觸發(fā)芯片，觸發(fā)8b/10b數(shù)據(jù)，以支持JESD204B。圖3顯示JESD204B數(shù)據(jù)通道在6 Gb/s下的串行解碼，位置是初始通道對(duì)齊序列(ILAS)的起點(diǎn)。

圖2. 在6 Gbps下對(duì)JESD204B數(shù)據(jù)通道進(jìn)行串行解碼，并顯示ILAS序列的起始

另一組協(xié)議測(cè)試可圍繞ILAS構(gòu)建。ILAS作為整體而言非常復(fù)雜，因此將其分配到各獨(dú)立的元件能讓協(xié)議測(cè)試更有意義。下列測(cè)試示例可用于發(fā)送器的測(cè)量，驗(yàn)證其工作情況。多幀長(zhǎng)度正確嗎？是不是每個(gè)多幀都以/R/控制碼開(kāi)頭，以/A/控制碼結(jié)尾？/Q/控制碼是否位于正確的位置？鏈路配置數(shù)據(jù)及其位置是否正確？ ILAS含有數(shù)據(jù)，是真的嗎？ILAS持續(xù)幾個(gè)多幀？是否所有通道上的ILAS都相同？顯然，圍繞ILAS序列展開(kāi)的協(xié)議測(cè)試具有很大的潛力。

JESD204B沒(méi)有太多握手，但如果有的話就能被測(cè)試。取決于子類(lèi)，可執(zhí)行一系列測(cè)試。由于SYNC~信號(hào)可用作初始握手、錯(cuò)誤報(bào)告以及鏈路再初始化，Tx和Rx元件是否正確執(zhí)行相應(yīng)的功能？ Rx置位SYNC~是否始于正確的時(shí)間，且持續(xù)正確的時(shí)間？ Tx是否根據(jù)SYNC~置位的持續(xù)時(shí)間而作出正確的反應(yīng)？ 由于通過(guò)鏈路發(fā)送的數(shù)據(jù)同樣參與了握手(比如ILAS)，其內(nèi)容是否正確，并對(duì)應(yīng)于SYNC~時(shí)序？

其次，有一系列較小的數(shù)字功能需作為協(xié)議的一部分進(jìn)行測(cè)試，包括加擾、8b/10b編碼/解碼、偏斜和偏斜容差、控制位、結(jié)束位、SYNC~信號(hào)結(jié)合、幀對(duì)齊監(jiān)控與校正。所有這些功能都需驗(yàn)證。

最后，有一類(lèi)協(xié)議測(cè)試稱(chēng)為錯(cuò)誤處理。規(guī)格定義了一組基本錯(cuò)誤，必須檢測(cè)并匯報(bào)：偏差錯(cuò)誤、表外錯(cuò)誤、意外控制字符錯(cuò)誤以及代碼組同步錯(cuò)誤。但除此之外還能檢測(cè)并匯報(bào)很多潛在錯(cuò)誤。對(duì)于JESD204B元件可以檢測(cè)的每一種類(lèi)型，都應(yīng)有一個(gè)協(xié)議測(cè)試。測(cè)試并驗(yàn)證這類(lèi)協(xié)議時(shí)可能
會(huì)遇到一些挑戰(zhàn)，因?yàn)檎９ぷ鞯逆溌酚肋h(yuǎn)不會(huì)運(yùn)用它們。通常它們需要用到專(zhuān)門(mén)測(cè)試設(shè)備。BERT圖案發(fā)生器能夠產(chǎn)生含有錯(cuò)誤的圖案，可在很多測(cè)試中使用。FPGA以及修改過(guò)的代碼可專(zhuān)門(mén)用來(lái)產(chǎn)生那些錯(cuò)誤。

加重和均衡測(cè)試
JESD204B規(guī)范很少涉及加重和均衡。有一些說(shuō)明可讓人確信規(guī)范允許他們這么做，比如“可能需要預(yù)加重”以及“可能需要部署均衡”，但規(guī)范也并未給出任何額外的指南。使用集成加重和均衡功能的JESD204B轉(zhuǎn)換器時(shí)，人們?nèi)绾未_定是否需開(kāi)啟這些功能，以及應(yīng)在多大程度上使用它們呢？為了回答這個(gè)問(wèn)題，最好先理解抖動(dòng)的一種類(lèi)型，稱(chēng)為符號(hào)間干擾(ISI)。ISI這個(gè)名稱(chēng)表示邊沿時(shí)序的變化，由傳輸線上的濾波效應(yīng)所導(dǎo)致。數(shù)學(xué)上，它能簡(jiǎn)單地建模為低通濾波器。通過(guò)傳輸線發(fā)送高速串行數(shù)據(jù)時(shí)，該濾波效應(yīng)會(huì)使信號(hào)失真。加重和均衡可以抵消ISI的濾波效應(yīng)，其目的是將通道終端的高頻響應(yīng)帶回到頻率范圍內(nèi)盡可能接近平坦的程度，從而使信號(hào)不為ISI的失真所影響。

對(duì)加重和均衡以及ISI有了基本了解之后，下一步便是設(shè)置。很多人首先會(huì)問(wèn)的第一個(gè)問(wèn)題是，采用與不采用加重/均衡的情況下，走線分別能被驅(qū)動(dòng)至多遠(yuǎn)處。現(xiàn)實(shí)中，PCB設(shè)計(jì)時(shí)存在太多的變量會(huì)影響ISI，進(jìn)而影響通道的走線長(zhǎng)度。這些變量有：走線寬度、走線長(zhǎng)度、是否有過(guò)孔、電介質(zhì)材料、有無(wú)連接器、走線材料、轉(zhuǎn)折頻率、無(wú)源器件，以及與接地層之間的距離等都會(huì)影響通道性能。那么，通道特性又是如何與加重/均衡相關(guān)的呢？答案在于通道的插入損耗。在JESD204B規(guī)范中，插入損耗定義為信號(hào)在頻率范圍內(nèi)的功率損耗。加重、均衡和PCB通道都會(huì)受到
插入損耗(和增益)的影響。采用相關(guān)頻率(JESD204B規(guī)范中羅列了?波特率)和插入損耗限值(JESD204B羅列了?6 dB)，可選擇加重和/或均衡提供的增益，將特定頻率下的頻率響應(yīng)提升至損耗限值以上。例如，在+9 GHz時(shí)損耗為?12 dB的PCB通道需要+6 dB加重/均衡增益，才能使總響應(yīng)回升至?6 dB。

另外，轉(zhuǎn)換器制造商可以提供一張表格，列出加重/均衡設(shè)置與PCB插入損耗的關(guān)系。這種方法可以催生出更好的解決方案，因?yàn)樗鼪](méi)有太多的假設(shè)。如需為發(fā)送器構(gòu)建這樣的表格(并仿真最終系統(tǒng)設(shè)計(jì))，可搭建一組具有不同走線長(zhǎng)度的測(cè)試評(píng)估板。

可直接測(cè)量PCB走線末尾處的眼圖，并與JESD204B Rx眼罩相比較。嘗試各種PCB走線長(zhǎng)度，然后找出使眼圖恰好通過(guò)眼罩的長(zhǎng)度。由于可測(cè)量該特定走線的插入損耗，因此特定加重設(shè)置的驅(qū)動(dòng)能力是已知的。將圖3中ISI PCB末尾處的眼圖與圖4進(jìn)行對(duì)比，可以看到，眼圖進(jìn)入了ISI PCB。此時(shí)，數(shù)據(jù)速率為5 Gb/s，ISI PCB在4 GHz處的插入損耗為8 dB，加重處于關(guān)斷狀態(tài)。

采用不同的加重設(shè)置重復(fù)該過(guò)程，則可得到加重設(shè)置與插入損耗的關(guān)系表。可在接收器上采用均衡執(zhí)行類(lèi)似的操作。一開(kāi)始可以采用輸出總抖動(dòng)為最大允許值的BERT發(fā)生器(ISI抖動(dòng)除外)。使用走線長(zhǎng)度不同的同一組ISI測(cè)試板，并在測(cè)試中不斷增加走線長(zhǎng)度，直到接收器開(kāi)始出現(xiàn)超過(guò)目標(biāo)誤碼率的錯(cuò)誤(1E-15)。測(cè)量PCB走線插入損耗。針對(duì)每一個(gè)均衡器設(shè)置重復(fù)此過(guò)程。總而言之，如果JESD204B器件制造商僅提供加重/均衡增益，則可以采用第一種方法來(lái)拾取設(shè)置。而最佳方法則是制造商提供設(shè)置與通道插入損耗的關(guān)系表。

圖3. 長(zhǎng)ISI PCB末尾的眼圖

圖4. 眼圖進(jìn)入長(zhǎng)ISI PCB

是否需要使用加重或均衡？從頻率響應(yīng)校正的角度來(lái)說(shuō)，并沒(méi)有很充分的理由使用它們。然而，大多數(shù)情況下，加重可以產(chǎn)生一定量的增益，且功耗更低。若系統(tǒng)功耗很重要，那么這將是采用加重而非均衡的一個(gè)理由。選擇加重而不選擇均衡的另一個(gè)優(yōu)勢(shì)，是它對(duì)信號(hào)的影響可以直接通過(guò)示波器進(jìn)行衡量。

JESD204B Tx具備加重且Rx具備均衡也是很常見(jiàn)的。如何確定是否同時(shí)開(kāi)啟兩種功能？簡(jiǎn)單而言，如果通道的插入損耗無(wú)法只采用加重或者只采用均衡而克服，那么就應(yīng)當(dāng)同時(shí)使用這兩者。至于兩者的增益如何設(shè)置，則以插入損耗(和增益)來(lái)指定響應(yīng)的一個(gè)優(yōu)勢(shì)便是，它是可以相加的。(例如，在目標(biāo)頻率處： 若PCB走線損耗為?20 dB，Tx加重為+6 dB，Rx均衡為+8 dB，則它們的總和可以表示為：?20 dB +6 dB +8 dB = ?6 dB)。

系統(tǒng)環(huán)境仿真——噪聲和抖動(dòng)
沒(méi)有哪一種最終系統(tǒng)設(shè)計(jì)是不存在噪聲或抖動(dòng)的。JESD204B規(guī)范完整定義了系統(tǒng)抖動(dòng)的仿真，但未定義電壓噪聲。若要在最終系統(tǒng)設(shè)計(jì)中仿真電壓噪聲，則元件制造商可以執(zhí)行噪聲容差測(cè)試。電源噪聲容差就屬于這類(lèi)測(cè)試。執(zhí)行該測(cè)試時(shí)，將噪聲引入元件的各種電源域內(nèi)。增加噪聲幅
度，直到第一次兼容性測(cè)試失敗(通常情況下，抖動(dòng)會(huì)導(dǎo)致第一次測(cè)試在SerDes處失敗)。在那些通常存在PCB噪聲的頻率范圍內(nèi)重復(fù)該測(cè)試(數(shù)Hz到100 MHz左右)。由此可產(chǎn)生最大電源噪聲容差與頻率的關(guān)系曲線。可在其他所有引腳上執(zhí)行同樣的測(cè)試。所有這些測(cè)試的最終結(jié)果通常會(huì)給出一組實(shí)用的PCB設(shè)計(jì)建議，比如“隔離某個(gè)特定的電源域”或者“在此引腳上使用一個(gè)旁路電容”，又或者“不要在此引腳附近路由任何信號(hào)”。

測(cè)量時(shí)保持信號(hào)完整性
與任何高速串行測(cè)試應(yīng)用相同，可通過(guò)一系列的最佳實(shí)踐來(lái)確保具有精確的測(cè)量結(jié)果；另外，您必須確認(rèn)您的儀器儀表提供足夠的性能與信號(hào)完整性，以便得到準(zhǔn)確的測(cè)試結(jié)果。下面是一些考慮因素：

動(dòng)態(tài)范圍：一般而言，最好使用示波器的整個(gè)模數(shù)動(dòng)態(tài)范圍，避免放大器被削波?？疾鞎r(shí)鐘信號(hào)時(shí)削波或許是可以接受的，但這樣做會(huì)隱藏評(píng)估數(shù)據(jù)信號(hào)時(shí)的ISI問(wèn)題，并且還會(huì)影響到儀器儀表的邊沿插值算法。

采樣速率：將示波器設(shè)為最高采樣速率可提供最佳時(shí)序解決方案，可獲得最精確的信號(hào)和抖動(dòng)測(cè)量結(jié)果。但有一種情況例外，即以較低的時(shí)序精度觀察較長(zhǎng)的時(shí)間窗口。

捕獲窗口：在時(shí)間較長(zhǎng)的窗口范圍內(nèi)分析信號(hào)可讓您觀察到低頻調(diào)制效果，比如電源耦合和擴(kuò)頻時(shí)鐘。不幸的是，擴(kuò)寬捕獲窗口同時(shí)也會(huì)增加分析處理時(shí)間。通常在SerDes系統(tǒng)中，并沒(méi)有必要去查看CDR環(huán)路帶寬(即跟蹤并抑制的帶寬)以下的調(diào)制效果。

測(cè)試點(diǎn)訪問(wèn)和去嵌入：確保采用適當(dāng)機(jī)制，將探針保持在盡量靠近Tx測(cè)試點(diǎn)以及Rx測(cè)試點(diǎn)的位置。執(zhí)行高速采樣測(cè)試時(shí)，如果測(cè)量過(guò)程中引入了長(zhǎng)走線和/或?qū)嶋HTx/Rx測(cè)試點(diǎn)夾具所產(chǎn)生的干擾信號(hào)，則針對(duì)時(shí)序和幅度的測(cè)量會(huì)嚴(yán)重影響裕量測(cè)試結(jié)果。

某些情況下，探針訪問(wèn)點(diǎn)的位置可能會(huì)造成信號(hào)衰減；這是由傳輸線長(zhǎng)度所導(dǎo)致。這種情況下，您可能需要去嵌入傳輸線才能看到真正的信號(hào)。去嵌入包括重建儀器儀表與目標(biāo)測(cè)試點(diǎn)之間的測(cè)量通道模型(使用S參數(shù)線性法)?？蓪⒃撃Ｐ陀迷谑静ㄆ鳙@取到的波形數(shù)據(jù)上，補(bǔ)償傳輸線衰減(見(jiàn)圖5)。

圖5. 表示測(cè)試夾具、通道終端以及后置均衡測(cè)量的眼圖

在測(cè)量技術(shù)中實(shí)現(xiàn)良好的信號(hào)完整性可讓您更好地評(píng)估并特性化高速技術(shù)，比如JESD2024B。

小結(jié)
最新發(fā)布的JESD204B接口能夠可靠地提升轉(zhuǎn)換器和邏輯器件之間的傳輸帶寬；目前市場(chǎng)上已出現(xiàn)很多使用這種接口的新器件。與其他很多高速串行接口標(biāo)準(zhǔn)不同，JESD204B標(biāo)準(zhǔn)不含官方兼容性測(cè)試規(guī)范，這給必須徹底測(cè)試并調(diào)試設(shè)計(jì)的系統(tǒng)設(shè)計(jì)人員帶來(lái)了極大的挑戰(zhàn)。幸運(yùn)的是，規(guī)范包含了足夠的信息來(lái)幫助開(kāi)發(fā)測(cè)試程序，包括PHY、時(shí)序和協(xié)議測(cè)試。

除了驗(yàn)證性能以及兼容性是否符合規(guī)范外，測(cè)試還有助于確定系統(tǒng)設(shè)計(jì)是否需要加重或均衡，并協(xié)助識(shí)別干擾噪聲源和干擾抖動(dòng)源。與任何高速串行測(cè)試相同，應(yīng)當(dāng)遵循儀器儀表選擇、設(shè)置以及探測(cè)等的最佳實(shí)踐，以便確保結(jié)果的一致性和精確性。

作者簡(jiǎn)介
Frank Farrelly是ADI公司的產(chǎn)品工程經(jīng)理。他已在ADI公司工作19年，目前負(fù)責(zé)高速SerDes產(chǎn)品的特征化與驗(yàn)證。他擁有田納西州諾克斯維爾大學(xué)電氣工程學(xué)士學(xué)位(BSEE)以及北卡羅來(lái)納州格林斯博羅大學(xué)工商管理碩士學(xué)位(MBA)。Chris Loberg是Tektronix?公司的高級(jí)技術(shù)營(yíng)銷(xiāo)經(jīng)理，負(fù)責(zé)美洲地區(qū)的示波器業(yè)務(wù)。Chris已在Tektronix公司工作了13年以上，曾擔(dān)任各種職務(wù)，包括Tektronix光產(chǎn)品業(yè)務(wù)部門(mén)營(yíng)銷(xiāo)經(jīng)理。Chris擁有豐富的技術(shù)營(yíng)銷(xiāo)經(jīng)驗(yàn)，曾在Grass Valley Group和IBM任職。他擁有圣何塞州立大學(xué)市場(chǎng)營(yíng)銷(xiāo)MBA學(xué)位。