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FPGA/ASIC技術(shù)
電子發(fā)燒友本欄目為FPGA/ASIC技術(shù)專欄，內(nèi)容有fpga培圳資料、FPGA開發(fā)板、FPGA CPLD知識(shí)以及FPGA/ASIC技術(shù)的其它應(yīng)用等；是您學(xué)習(xí)FPGA/ASIC技術(shù)的好欄目。
programmer下載常見問題總結(jié)-v7
（0）連接下載器之后什么也讀不出來 說明 ：一般為驅(qū)動(dòng)沒有安裝，在device manger里面查看是否有l(wèi)ibusbK （1）打開Programmer異常 原因：（1）更換USB接口 。 （2）USB有限制，需要聯(lián)系客戶IT ； (3)如...
2025-01-16 標(biāo)簽：FPGAFPGAprogrammer 2777
Efinity debuger常見問題總結(jié)-v3
? (1)UUID mismatch Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。很多剛開始使用的人經(jīng)常遇到。下面我們做一個(gè)總結(jié)。歡迎遇到案例時(shí)共同分享。 ? ? ? ? 一般有以下幾種原因 （1）程序沒運(yùn)行起來。這種...
使用AMD Vitis進(jìn)行嵌入式設(shè)計(jì)開發(fā)用戶指南
由于篇幅有限，本文僅選取部分內(nèi)容進(jìn)行分享。 Vitis 簡(jiǎn)介 AMD Vitis 工具套件包含多種設(shè)計(jì)技術(shù)，用于開發(fā)以 AMD 器件（例如，AMD Versal 自適應(yīng) SoC 器件、AMD Zynq MPSoC 和 AMD Alveo 數(shù)據(jù)中心加速器卡）...
2025-01-08 標(biāo)簽：amd嵌入式設(shè)計(jì)Vitis 2330
易靈思FPGA PS配置模式--v7
準(zhǔn)備工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式選擇為Passive （2）根據(jù)PS的位寬選擇相應(yīng)的Programming Mode. （3）生成相應(yīng)的下載文件。注意修改Bitstream生成模式時(shí)，不需要進(jìn)行工程的全...
高云半導(dǎo)體精彩亮相ICCAD 2024，共謀FPGA產(chǎn)業(yè)新篇章
? 12月11-12日，中國(guó)半導(dǎo)體行業(yè)備受矚目的年度盛會(huì)——“上海集成電路2024年度產(chǎn)業(yè)發(fā)展論壇暨中國(guó)集成電路設(shè)計(jì)業(yè)展覽會(huì)（ICCAD-Expo 2024）”，在上海世博展覽館成功舉辦。 高云半導(dǎo)體受邀出席...
2024-12-16 標(biāo)簽：FPGA集成電路高云半導(dǎo)體 1253
安路科技亮相ICCAD-Expo 2024 展示安路科技在FPGA領(lǐng)域創(chuàng)新產(chǎn)品技術(shù)
12月11-12日，“上海集成電路2024年度產(chǎn)業(yè)發(fā)展論壇暨第三十屆集成電路設(shè)計(jì)業(yè)展覽會(huì)”（ICCAD-Expo 2024）在上海世博展覽館隆重舉行，安路科技精彩亮相本次展會(huì)，向業(yè)內(nèi)展示安路科技在FPGA領(lǐng)域創(chuàng)...
FPGA廠商安路科技榮獲“2025 IC風(fēng)云榜年度國(guó)際市場(chǎng)先鋒獎(jiǎng)”
12月14日，由中國(guó)半導(dǎo)體投資聯(lián)盟、愛集微網(wǎng)共同舉辦的“2025半導(dǎo)體投資年會(huì)暨IC風(fēng)云榜頒獎(jiǎng)典禮”在上海中心隆重舉行，安路科技榮膺“年度國(guó)際市場(chǎng)先鋒獎(jiǎng)”。 作為一家專注于FPGA領(lǐng)域的民營(yíng)...
芯華章發(fā)布FPGA驗(yàn)證系統(tǒng)新品HuaProP3
近日，國(guó)內(nèi)EDA(電子設(shè)計(jì)自動(dòng)化)領(lǐng)域的佼佼者芯華章公司，正式對(duì)外宣布其最新研發(fā)的FPGA驗(yàn)證系統(tǒng)——HuaProP3已正式面世。這款產(chǎn)品的推出，標(biāo)志著芯華章在FPGA驗(yàn)證技術(shù)上的又一次重大突破，也...
2024-12-13 標(biāo)簽：FPGA自動(dòng)化EDA技術(shù)芯華章 1296
programmer燒寫用戶數(shù)據(jù)到flash-v1
今天有客戶提出怎樣把用戶數(shù)據(jù)寫入到flash的操作，本來以為寫的programmer都不支持了，但是經(jīng)過多次驗(yàn)證發(fā)現(xiàn)還是可以的，可能之前的驗(yàn)證哪里有點(diǎn)問題吧。 一、通過SPI Active或者SPI Active usin...
2024-11-28 標(biāo)簽：FPGAFlaShprogrammer 2219
FPGA無芯片怎么進(jìn)行HDMI信號(hào)輸入
FPGA 在無外部PHY芯片情況下輸出HDMI，目前是比較成熟的方案（外部電路需要轉(zhuǎn)換成TMDS電平）。在無PHY芯片情況下怎么進(jìn)行HDMI信號(hào)輸入呢？...
2024-10-24 標(biāo)簽：FPGAHDMIXilinxFPGAHDMIHDMI信號(hào)Xilinx 3100
易靈思Efinity入門使用-v8
Step1:點(diǎn)擊設(shè)置 Step2:在Top level project path中輸入路徑 Step3:點(diǎn)擊File -> Open Project，路徑會(huì)指向step2中設(shè)置的路徑...
Efinity FIFO IP仿真問題 -v1
Efinity目前不支持聯(lián)合仿真，只能通過調(diào)用源文件仿真。 我們生成一個(gè)fifo IP命名為fifo_sim 在Deliverables中保留Testbench的選項(xiàng)。 在IP的生成目錄下會(huì)有以下幾個(gè)文件? 我們來看下modelsim.do文件，里面...
FPGA軟件Efinity入門使用-v7
? 一、 軟件預(yù)設(shè)置 二、新建工程 三、添加源文件 四、添加管腳約束 五、添加GPIO 六、 PLL設(shè)置 七、IPM添加IP 八、 添加debug 九、下載 十、仿真 十一、查看軟件版本?? 一、軟件預(yù)設(shè)置。 ? 選項(xiàng)...
2024-10-21 標(biāo)簽：FPGA 2752
易靈思下載器驅(qū)動(dòng)安裝-v2
該下載器把SPI與JTAG管腳進(jìn)行了分開處理。鑒于JTAG使用較多，SPI使用較少，所以把JTAG放在插座上側(cè)。...
萊迪思分析不斷變化的網(wǎng)絡(luò)安全形勢(shì)下FPGA何去何從
萊迪思安全專家與Secure-IC的合作伙伴一起討論了不斷變化的網(wǎng)絡(luò)安全環(huán)境以及現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)在構(gòu)建網(wǎng)絡(luò)彈性中的作用。...
2024-08-30 標(biāo)簽：FPGA萊迪思網(wǎng)絡(luò)安全Lattice 1589
瑞蘇盈科打造基于工業(yè)標(biāo)準(zhǔn)SOM的人工智能
FPGA技術(shù)能夠以低功耗和低延遲實(shí)現(xiàn)復(fù)雜的神經(jīng)網(wǎng)絡(luò)，同時(shí)還能連接大量外設(shè)并提供對(duì)工業(yè)應(yīng)用非常重要的高穩(wěn)定性，因此正在成為嵌入式人工智能應(yīng)用領(lǐng)域的主要參與者?？蛻籼魬?zhàn)在這種情況...
LVDS的GCLK接收方案
在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產(chǎn)生兩個(gè)時(shí)鐘，一個(gè)是fast_clk，一個(gè)是slow_clk,分別用于處理串行數(shù)據(jù)和并行數(shù)據(jù)。 但是如果LVDS的速率比較低時(shí)，另外想通過去掉PLL來節(jié)省功...
programmer下載常見問題總結(jié)-v4
連接下載器之后什么也讀不出來？一般為驅(qū)動(dòng)沒有安裝，在device manger里面查看是否有l(wèi)ibusbK...
2024-08-06 標(biāo)簽：FPGAprogrammer 3607
P4 Suite for FPGA面市 P4 Suite for FPGA主要功能解析
? ? ? ? ? 基本簡(jiǎn)介 P4 Suite for FPGA是一款 綜合性工具套件， 可在數(shù)字網(wǎng)絡(luò)的不同領(lǐng)域提供廣泛功能，該套件能夠以高達(dá)200 Gbps甚至更高的數(shù)據(jù)傳輸速率支持FPGA。這一發(fā)展為虛擬蜂窩基站路由器...
2024-07-25 標(biāo)簽：FPGA 1792
Efinity編譯生成文件使用指導(dǎo)-v1
接上篇： （6）查看Unassigned Core Pins。 在placement下面的palce.rpt文件中搜索 Unassigned C ore Pins就可以看到。它說明這些管腳沒有用于內(nèi)部連接。 大家可以點(diǎn)擊這個(gè)鏈接查看上文 Efinity編譯生成文件使...
2024-08-13 標(biāo)簽：編譯 1332
Efinity編譯生成文件使用指導(dǎo)
（1）查看綜合后的原語(yǔ) 在outflow .map是網(wǎng)表對(duì)FPGA資源的映射。比如gbuf,dspt等原語(yǔ)的是怎樣適配的，可以從這里找到。下面是一個(gè)乘加在原語(yǔ)上的映射情況。 ? module top(a, b,c, clk, o); input signed [1...
Efinity debuger常見問題總結(jié)-v2
Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。很多剛開始使用的人經(jīng)常遇到。下面我們做一個(gè)總結(jié)。歡迎遇到案例時(shí)共同分享。...
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