深入解析PCA9306：雙路雙向I2C和SMBus電壓電平轉(zhuǎn)換器 在電子設(shè)計(jì)領(lǐng)域，I2C和SMBus接口的應(yīng)用極為廣泛，而電壓電平轉(zhuǎn)換在不同電壓域的設(shè)備通信中起著關(guān)鍵作用。今天，我們就來深入
2025-12-29 14:45:16
75 深入剖析DS25BR100/101：高速LVDS緩沖器的卓越之選 在高速信號(hào)傳輸領(lǐng)域，找到一款能夠確保信號(hào)完整性、降低抖動(dòng)并具備高抗噪能力的緩沖器至關(guān)重要。德州儀器（TI）的DS25BR100
2025-12-27 09:25:08476 ，RC38208A - EVK）為工程師們提供了一個(gè)評(píng)估高性能綜合器和抖動(dòng)衰減器應(yīng)用的理想平臺(tái)。今天，我們就來深入了解一下這個(gè)評(píng)估板。 文件下載： Renesas Electronics
2025-12-26 18:10:03944 深入探究 SN65LVELT23：一款高性能的電平轉(zhuǎn)換器 作為一名電子工程師，在日常的硬件設(shè)計(jì)中，電平轉(zhuǎn)換是一個(gè)常見且關(guān)鍵的環(huán)節(jié)。今天，咱們就來深入聊聊德州儀器（TI）的 SN65LVELT23
2025-12-25 09:40:16142
電路原理很簡(jiǎn)單，分兩種情況：
1.從A到B
A為高電平時(shí)，MOS管關(guān)斷，B端通過上拉，輸出高電平；
A為低電平時(shí)，MOS管內(nèi)的體二極管導(dǎo)通，使MOS管的S極被拉低，從而使Vgs
2025-12-04 06:27:31
。
早期的器件多是TTL電平，如早先的54系列和74系列?，F(xiàn)在的大部分器件使用的工藝都是CMOS工藝。
輸出電平：高電平Uoh >=2.4v,低電平Uol <= 0.4v
2025-12-03 08:10:03
安森美 NL27WZ126 3態(tài)高電平使能雙路緩沖器是MiniGate? 高性能雙路非反相緩沖器，工作采用1.65V至5.5V電源。高電平使能特性讓這些緩沖器可以在使能時(shí)提供有源輸出，使它們適合
2025-11-25 13:50:46351 
瞬間（上升沿/下降沿）、每次跳變僅觸發(fā)一次中斷、需干凈跳變（避免抖動(dòng)）、自動(dòng)清除（硬件記錄邊沿事件）；
電平觸發(fā)：持續(xù)電平狀態(tài)（高/低電平）、只要電平維持即持續(xù)觸發(fā)中斷、需穩(wěn)定電平（避免浮動(dòng)）、必須手動(dòng)
2025-11-17 06:59:11
V~CCB~邏輯電平為基準(zhǔn)，B引腳以V~CCB~邏輯電平為基準(zhǔn)。A端口可接受1.1V至5.5V的輸入電壓，而B端口也可接受 1.1V至5.5V的輸入電壓。當(dāng)電源OE設(shè)為高電平時(shí)，則允許數(shù)據(jù)沿固定方向從
2025-09-16 15:21:50646 
為基準(zhǔn)，Bx引腳以V~CCB~邏輯電平為基準(zhǔn)。A端口可接受1.1V至5.5V的輸入電壓，而B端口也可接受 1.1V至5.5V的輸入電壓。當(dāng)電源OE設(shè)為高電平時(shí)，則允許數(shù)據(jù)沿固定方向從A傳輸?shù)紹
2025-09-16 14:57:44635 
~或V~CCB~邏輯電平為基準(zhǔn)，Bx引腳以V~CCB~邏輯電平為基準(zhǔn)。A端口可接受1.1V至5.5V的輸入電壓，而B端口也可接受 1.1V至5.5V的輸入電壓。當(dāng)電源OE設(shè)為高電平時(shí)，則允許數(shù)據(jù)沿固定
2025-09-16 14:53:06620 
LMK00101是一款高性能、低噪聲的LVCMOS扇出緩沖器，可分配 10個(gè)來自差分、單端或晶體輸入的超低抖動(dòng)時(shí)鐘。The LMK00101 支持同步輸出使能，實(shí)現(xiàn)無毛刺作。超低偏斜、低抖動(dòng)和 高
2025-09-15 15:41:45745 
該LMK00105是一款高性能、低噪聲的LVCMOS扇出緩沖器，可從差分、單端或晶體輸入分配五個(gè)超低抖動(dòng)時(shí)鐘。該LMK00105支持同步輸出使能，實(shí)現(xiàn)無毛刺作。超低偏斜、低抖動(dòng)和高 PSRR 使該緩沖器非常適合各種網(wǎng)絡(luò)、電信、服務(wù)器和存儲(chǔ)區(qū)域網(wǎng)絡(luò)、RRU LO 基準(zhǔn)分配、醫(yī)療和測(cè)試設(shè)備應(yīng)用。
2025-09-15 14:12:16857 
時(shí)鐘電平。VDD_OUT引腳電源電壓定義輸出LVCMOS時(shí)鐘電平。VDD_IN = 1.2V ±10%. VDD_OUT = 1.8V ±10%. Texas Instruments CDCBT1001在24MHz時(shí)具有小于0.8ps（12kHz至5MHz）附加RMS抖動(dòng)。
2025-09-15 11:32:40676 
該CDCBT1001是1.2 V至1.8 V時(shí)鐘緩沖器和電平轉(zhuǎn)換器。VDD_IN引腳電源電壓定義輸入LVCMOS時(shí)鐘電平。VDD_OUT引腳電源電壓定義輸出LVCMOS時(shí)鐘電平。VDD_IN
2025-09-11 13:54:53691 
為什么M0519引腳的某些部分在配置為GPIO功能后無法將輸出控制到高電平或低電平狀態(tài)？
2025-08-27 15:00:23
卓越的穩(wěn)定性，完全消除了傳統(tǒng)方案中常見的抖動(dòng)問題。本文將深入解析FP7122如何實(shí)現(xiàn)無抖動(dòng)、平滑自然的色溫過渡。調(diào)色溫技術(shù)面臨的抖動(dòng)問題在LED照明系統(tǒng)中，調(diào)色溫
2025-08-27 10:51:22
當(dāng)I/O上電初始配置為準(zhǔn)高電平時(shí)，需要多少個(gè)下拉電阻來保持I/O低電平？
2025-08-26 07:40:32
當(dāng)I/O上電初始配置為準(zhǔn)高電平時(shí)，需要多少個(gè)下拉電阻來保持I/O低電平？
2025-08-21 07:54:20
文檔圍繞 KT142C 芯片 busy 引腳展開，該引腳為 15 腳 PA12，播放時(shí)輸出低電平，空閑時(shí)本應(yīng)輸出 3.3V 高電平，但芯片空閑 5 秒進(jìn)入 2μA 超低功耗狀態(tài)后，busy 腳呈高阻
2025-06-16 09:38:26995 
電機(jī)作為現(xiàn)代工業(yè)生產(chǎn)和日常生活中不可或缺的動(dòng)力設(shè)備，其運(yùn)行穩(wěn)定性直接影響著整個(gè)系統(tǒng)的可靠性。然而，電機(jī)在長(zhǎng)期運(yùn)行過程中，常常會(huì)出現(xiàn)各種噪音和振動(dòng)問題，這些問題不僅影響設(shè)備性能，還可能縮短電機(jī)壽命
2025-06-08 10:25:022760 % 左右時(shí)，開關(guān)電源良好輸出變?yōu)?b class="flag-6" style="color: red">高電平，開關(guān)電流限制增加到 800mA（最小值），此時(shí)可以打開更高電流的負(fù)載。較高的電流限制提供短路保護(hù)，同時(shí)允許外設(shè)從 USB 總線吸收最大電流。
2025-05-27 17:51:25584 
原理分析 當(dāng)輸入端3.3V為低電平時(shí)，D1導(dǎo)通，輸出端 1.8V為低電平，實(shí)現(xiàn)兩端都為低電平。當(dāng)輸入端 3.3V為高電平時(shí)，D1截止，輸出端被 R1 上拉至 1.8V ，為高電平，實(shí)現(xiàn)兩端都為高電平。 二
2025-04-27 15:54:19
DS1232LPS-2+T&R，這款芯片在什么情況下，5腳RST會(huì)一直輸出高電平？（正常時(shí)序是上電有個(gè)400多ms的高電平后，一直處于低電平，如果7腳沒有及時(shí)喂狗，會(huì)觸發(fā)復(fù)位，也就是重復(fù)400多ms的高電平后，一直處于低電平）
2025-04-18 07:51:16
液壓技術(shù)討論
2025-04-14 16:50:40
0 ，并在此電壓降至工廠編程的電壓以下時(shí)觸發(fā)復(fù)位信號(hào) reset 閾值。復(fù)位信號(hào)在 V 后保持 240 ms~抄送~上升到閾值以上。LM809 具有 /RESET?輸出，而 LM810 具有高電平有效 RESET 輸出。
2025-04-12 15:17:58789 
1.1 V。此后，監(jiān)控電路監(jiān)控 V DD 系列 并保持 RESET 輸出有效，只要 V DD 系列 保持在閾值電壓 V 以下 它 .一個(gè)內(nèi)部定時(shí)器延遲輸出返回到非活動(dòng)狀態(tài) （高電平），以確保系統(tǒng)正確
2025-04-12 15:02:31765 
閾值電壓 VIT? 以下，電源電壓監(jiān)控器就會(huì)監(jiān)控 VDD 并保持 RESET 低電平。內(nèi)部定時(shí)器延遲輸出返回到非活動(dòng)狀態(tài) （高），以驗(yàn)證系統(tǒng)復(fù)位是否正確。延遲時(shí)間 td 在 VDD 上升到閾值電壓 VIT - 以上后開始。當(dāng)電源電壓降至閾值電壓 VIT? 以下時(shí)，輸出再次變?yōu)橛行?（低電平）。
2025-04-11 18:01:11807 
用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有效。
2025-04-11 09:36:34946 問題1：IO拓展芯片PCAL9722的P1_7引腳設(shè)置為上拉輸入讀取不到正確電平，默認(rèn)讀取到為1高電平，但是當(dāng)我給低電平時(shí)，讀取到的依然是1高電平（通過萬用表測(cè)量該引腳確為低電平）；
問題2：當(dāng)設(shè)置
2025-04-01 06:11:18
我使用GPIO_AD_00生成 PWM 信號(hào)，并且工作正常。但是當(dāng)我在 RT1170 中執(zhí)行 POR作時(shí)。然后 PWM 引腳變高，直到電路板啟動(dòng)。啟動(dòng)后，它按預(yù)期生成 PWM 信號(hào)。但我不希望 PWM 引腳在執(zhí)行 POR 時(shí)變?yōu)?b class="flag-6" style="color: red">高電平，直到電路板啟動(dòng)。您能否就此問題幫助我。
2025-03-31 08:22:04
我遇到了一個(gè)問題，即 Chip Select （CS） 在大約 5 μs 內(nèi)保持高電平。
最初，在使用 DMA 時(shí)，我觀察到在 SCLK （串行時(shí)鐘）開始之前，CS 低電平時(shí)間延長(zhǎng)了約 2.2 μs
2025-03-31 06:56:37
類似TTL和CMOS區(qū)別的基礎(chǔ)面試題1，TTL電平：輸出高電平>2.4V,輸出低電平=2.0V，輸入低電平Vih，輸入低電平Vih>Vt>Vil>Vol。6：Ioh：邏輯門
2025-03-26 19:32:541786 
一、電平規(guī)范 1、名稱解釋Uoh -> 輸出高電平，Uol -> 輸出低電平；Uih -> 輸入高電平，Uil -> 輸入低電平。2、TTL
2025-03-22 15:21:36
邊沿檢測(cè)經(jīng)常用于按鍵輸入檢測(cè)電路中，按鍵按下時(shí)輸入信號(hào) key 變?yōu)榈?b class="flag-6" style="color: red">電平，按鍵抬起變?yōu)?b class="flag-6" style="color: red">高電平。當(dāng)輸入的信號(hào)為理想的高低電平時(shí)（不考慮毛刺和抖動(dòng)），邊沿檢測(cè)就發(fā)揮了很重要的作用。
2025-03-19 11:47:151213 
本篇文章將深入解析?FCom 低抖動(dòng)可編程 VCXO?的特點(diǎn)、常用頻率及其在光纖通信、5G 基站、數(shù)據(jù)中心、以太網(wǎng)、汽車電子、工業(yè)自動(dòng)化、廣播電視等應(yīng)用中的作用，幫助工程師和采購(gòu)人員選擇最適合的高性能 VCXO 方案。
2025-03-13 08:00:001048 
= GPIO_PuPd_UP;函數(shù)無法拉高IO，必須要GPIO_SetBits(GPIOA,GPIO_Pin_5);來拉高電平，導(dǎo)致我上電瞬間LED會(huì)閃一下，這種體驗(yàn)很不好
2025-03-11 07:15:58
trigger out信號(hào)一直是高電平，投射pattern時(shí)也沒有變化，不能起到觸發(fā)的效果
2025-03-03 07:21:04
DLPC350上電后DMD_PWR_EN始終為低電平測(cè)試芯片電壓正常，請(qǐng)問這個(gè)管腳電平在什么情況下高？電路是根據(jù)官方參考自己做的。PWRGOOD和POSENSE都為高電平。
2025-02-27 06:32:31
DLPC4100輸出的RST_ACTIVE信號(hào)為高電平時(shí)，User FPGA無法抓到這個(gè)高電平，是什么原因?qū)е碌哪兀ü苣_分配正確）？
2025-02-26 06:28:56
dlpc3438無法啟動(dòng)，HOST_IRQ一直高電平， 芯片：DLPC3438+DLPA2005+DLP3010
flash是用的w25q64
固件下載的是dlpc3433/8,DLPA2005
2025-02-24 06:04:33
您好，我在使用THS1206，AVDD=5V,BVDD=DVDD=3.3V；
輸入時(shí)鐘為3MHZ,和FPGA進(jìn)行連接；
測(cè)試data_av信號(hào)輸出的高電平和低電平都是mv級(jí)別的，請(qǐng)問是什么情況呢？
2025-02-14 08:25:17
數(shù)據(jù)手冊(cè)看了好幾遍，關(guān)于ADS1278的SYNC引腳使用還是不很明白。想問下，如果我不用這個(gè)引腳的話，可以一直上拉到高電平嗎？還有看到如果把他接低電平，ＡＤ就停止轉(zhuǎn)換，接到高電平后就恢復(fù)轉(zhuǎn)換，這樣的話，我可以把他當(dāng)成一個(gè)啟動(dòng)停止轉(zhuǎn)換的開關(guān)嗎？希望指點(diǎn)。。。謝謝
2025-02-14 06:57:55
在ADS1278上電后，SCLK沒給波型（一直是高電平），為什么DOUT會(huì)一直出來波形？很不解。不是說DOUT只在SCLK有波形輸入的時(shí)候才會(huì)輸出波的嗎
2025-02-14 06:22:28
我參考電壓和供電電壓都是3.3V，AIN+接2V，AIN-接地，CS線和SLK接STM32端口，電路圖和datasheet給的是一樣的，對(duì)照時(shí)序圖寫的程序，但是我SDO端輸出的全部是高電平。不知道
2025-02-13 07:08:59
使用ADS1240時(shí)，寫數(shù)據(jù)時(shí)序輸入正常。但DRDY 總是高電平，讀不到數(shù)據(jù)。
2025-02-12 06:48:57
發(fā)送指令RDATAC后，為何DRDY引腳一直為高電平？是什么原因呢？
2025-02-11 06:08:41
專家們好 剛剛接觸ADS1258 有問題需要請(qǐng)教 ADS1258采用SPI通信 根據(jù)pdf 我下面的發(fā)送命令的時(shí)序時(shí)序是否正確？如果正確的話 為什么GPIO引腳不能根據(jù)我的設(shè)置為高電平？我采用
2025-02-10 08:34:39
我把TS3A5017的2個(gè)EN引腳通過10K的電阻接地，為什么這2個(gè)引腳仍然是高電平
2025-02-10 07:54:52
我現(xiàn)在用LPC2103與ADS1251通訊，但是通訊不上，ADS1251的DOUT引腳電壓一直是高電平？不知道什么原因
2025-02-10 06:53:51
我想問一下ADS1298如果使用寄存器命令RESET去復(fù)位，那么其RESET管腳是接高電平還是低電平，還是懸空
2025-02-10 06:00:14
我msp430F6638來控制ADS1298R，1298R的sclk、din和dou等t直接連接到430相應(yīng)SPI的管腳。 我在觀察430的spi輸出數(shù)據(jù)時(shí)發(fā)現(xiàn)，邏輯正確，但是高電平被拉到1V左右
2025-02-08 07:27:54
參照ADS1293 PDF資料Figure 34. 8-12-Lead ECG Application 原理和寄存器設(shè)置，設(shè)置寄存器讀寫沒有問題，但啟動(dòng)ADC轉(zhuǎn)換后，DRDYB管腳一直為高電平
2025-02-06 08:15:50
手冊(cè)上說DRDY會(huì)在SCLK的下降沿自動(dòng)變成高電平（DRDY s pulled high at the falling edge of SCLK），但為什么我做了幾次后發(fā)現(xiàn)DRDY并沒有自動(dòng)變成高電平，而是一直維持在低電平。
2025-02-06 07:14:10
clk和sclk時(shí)鐘發(fā)現(xiàn)DRDY上有數(shù)據(jù)轉(zhuǎn)換完成的脈沖生成，但是焊接上opa1632后發(fā)現(xiàn)opa工作正常，但ADS1274的DRDY一直高電平了，再去掉opa1632及外圍電路，ADS1274的DRDY
2025-02-06 07:07:12
ADS7864 上電之后是不是BUSY 腳為高電平（沒有開啟轉(zhuǎn)換）？ 為什么我的ADS7864的BUSY 一直是低電平呢？是硬件問題？
2025-02-06 06:33:17
用單片機(jī)硬件通信ADS1248 對(duì)寄存器可操作，讀寫均正確。只能偶爾讀到AD的值，用示波器測(cè)量各引腳單次讀值時(shí)START 腳有100us的上升沿脈沖，連續(xù)讀值時(shí)START為高電平，CS口始終為
2025-02-06 06:18:05
在電子電路中，上拉電阻起著非常重要的作用，其工作原理基于基本的電學(xué)定律，主要用于在特定的電路場(chǎng)景下將信號(hào)電平拉高。 首先，需要了解電路中的電平概念。在數(shù)字電路中，信號(hào)電平通常分為高電平和低電平，它們
2025-02-05 17:40:001455
手冊(cè)中關(guān)于SYNC的描述是：SYNC低電平時(shí)使能輸入移位寄存器，SYNC需要保持低電平到接收玩24個(gè)SCLK周期才能更新DA輸出，如果沒到24個(gè)SCLK周期就變?yōu)?b class="flag-6" style="color: red">高電平，輸入移位寄存器將復(fù)位。
我
2025-02-05 09:31:01
請(qǐng)問一下，DRDY在上電之后，也就是初始化后，是保持高電平還是低電平？在傳送指令結(jié)束后，是不是會(huì)自動(dòng)跳為高電平？麻煩用過ADS1211的給說一說，并且在用的過程中要注意的問題給我講一下，在這里先謝謝大家啦！
2025-02-05 09:26:39
與ADS8323的時(shí)鐘引腳斷開，示波器測(cè)量CPLD輸出的時(shí)鐘高電平為3.3v，連接上后只有1v，片子是不是壞了？？
2025-02-05 07:40:13
。 使用示波器的垂直靈敏度（Volts/Division）和水平時(shí)間（Time/Division）旋鈕調(diào)整顯示范圍，使得信號(hào)穩(wěn)定地顯示在屏幕上。 連接探頭 ： 將示波器的探頭連接到TTL信號(hào)輸出端，注意探頭的地線接示波器的地端，以確保測(cè)量的準(zhǔn)確性。 測(cè)量高電平和低電平 ： 在垂直方向上，使用
2025-01-31 10:05:002715 ） AND門 ：只有當(dāng)所有輸入都為高電平時(shí)，輸出才為高電平。 OR門 ：只要有一個(gè)輸入為高電平，輸出就為高電平。 NOT門 （反相器）：輸出是輸入的反相。 NAND門 ：AND門的反相。 NOR門 ：OR門的反相。 XOR門 （異或門）：當(dāng)輸入不同（一個(gè)高電平，一個(gè)低電平
2025-01-24 09:40:331647
1示波器顯示電源.輸入3.3V電壓正常。
2.示波器顯示CLK口方波輸入正常
3.單片機(jī)用的是M4的SPI接口。
4.下面付的是出事化代碼。
問題：DOUT/DRDY引腳一直高電平，SCLK引腳
2025-01-24 08:17:59
大家好，我在使用TLC7524做數(shù)模轉(zhuǎn)換，在上電的一瞬間有接近100ms的最高值電壓輸出。如果將WR腳用1K電阻拉到地（此引腳未連接其他電路），則時(shí)間縮短至1ms以內(nèi)，但仍然無法徹底消除。請(qǐng)問有什么好方法可以去除上電高電平輸出，以下是原理圖：
2025-01-24 07:32:47
根據(jù)手冊(cè)，當(dāng)檢測(cè)到錯(cuò)誤狀態(tài)時(shí)，ALARMB引腳電平會(huì)被拉低的。
該ALARMB引腳外接上拉電阻，默認(rèn)情況（沒有開啟LOD功能）輸出為高電平。
但是一開啟LOD功能，使能LOD_CN寄存器，也設(shè)置了
2025-01-23 07:32:26
ADS上電，DOUT/DRDY總是高電平，一直為高電平，多插幾次電源，偶爾能正常啟動(dòng)DOUT/DRDY有正常的下降沿。
到底是怎么回事？
下面是啟動(dòng)順序：
InitSPI3SEL();//設(shè)置
2025-01-23 07:01:19
adc08d1020的所有控制線(1.9V電平)接入xilinxV5芯片 電平為3.3V的IOBANK，現(xiàn)板子已做好，沒有辦法換FPGA的IO電平。
控制線有三種：
1）可以直接接高電平（1.9v
2025-01-22 08:20:59
我在AVDD為5V，DVDD為3.3V，工作頻率為25M，SCLK為6.25M，F(xiàn)rame_Sync模式的情況下使用ADS1271，模擬輸入端為零時(shí)輸出數(shù)據(jù)的高幾位（大概是D23到D12）為什么總是高電平？理論上只有最高位才有可能是高電平的么。
2025-01-17 06:23:00
TTL電平是一種數(shù)字電路中使用的電壓標(biāo)準(zhǔn)，它定義了邏輯電平的高低狀態(tài)。TTL電平的特點(diǎn)是： 電壓范圍 ：TTL電平的高電平（邏輯1）通常在2.4V到5V之間，而低電平（邏輯0）則在0V到0.8V之間
2025-01-16 10:34:041134 在電子工程領(lǐng)域，信號(hào)電平的轉(zhuǎn)換是一個(gè)常見的需求，尤其是在不同技術(shù)標(biāo)準(zhǔn)之間。TTL（晶體管-晶體管邏輯）電平和高電平信號(hào)是兩種不同的電平標(biāo)準(zhǔn)，它們?cè)陔妷核胶蛻?yīng)用場(chǎng)景上有所不同。 TTL電平的定義
2025-01-16 10:28:421597 定了高電平和低電平的具體范圍。在計(jì)算機(jī)處理器控制的設(shè)備內(nèi)部的數(shù)據(jù)傳輸中，TTL電平信號(hào)是理想的，其電平標(biāo)準(zhǔn)通常如下： 輸出高電平（H）：大于2.4V，典型值為3.5V（室溫下）。 輸出低電平（L）：小于0.4V，典型值為0.2V（室溫下）。 輸入高電平（VIH）：
2025-01-16 10:26:582323 晶體管來實(shí)現(xiàn)邏輯門的功能。TTL電平因其簡(jiǎn)單、可靠和成本效益高而在嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。 TTL電平的定義和特性 TTL電平是一種數(shù)字信號(hào)電平標(biāo)準(zhǔn)，它定義了高電平和低電平的具體電壓值。在TTL電平中，一個(gè)邏輯“1”（高電平）通常對(duì)應(yīng)于2.4V到5V的電壓范圍，而一個(gè)邏輯“
2025-01-16 10:22:311653 在數(shù)字電子學(xué)中，信號(hào)的傳輸和處理依賴于電壓水平來表示邏輯狀態(tài)。TTL電平和低電平信號(hào)是兩種常見的電壓水平，它們?cè)跀?shù)字電路中扮演著重要的角色。 TTL電平 TTL電平是一種廣泛使用的數(shù)字邏輯標(biāo)準(zhǔn)，由
2025-01-16 10:21:082014 揮著重要作用。 TTL電平簡(jiǎn)介 TTL電平是一種數(shù)字電路的電壓標(biāo)準(zhǔn)，它基于晶體管-晶體管邏輯（TTL）技術(shù)。TTL電平通常使用5V供電，其邏輯“0”（低電平）約為0.8V，邏輯“1”（高電平）約為2.4V。這種電平
2025-01-16 10:13:331513 電平是一種雙極型晶體管邏輯電平，它由兩個(gè)晶體管構(gòu)成，一個(gè)是輸入晶體管，另一個(gè)是輸出晶體管。TTL電平的標(biāo)準(zhǔn)電壓定義如下： 低電平（邏輯0）：電壓范圍在0V到0.8V之間。 高電平（邏輯1）：電壓范圍在2.0V到5V之間。 這些電壓范圍確保了數(shù)字信號(hào)的清晰
2025-01-16 09:56:253456 逐漸成熟，并成為數(shù)字電路設(shè)計(jì)中的一個(gè)標(biāo)準(zhǔn)。 TTL電平標(biāo)準(zhǔn)的定義 TTL電平標(biāo)準(zhǔn)定義了數(shù)字信號(hào)的高低電平電壓范圍。在TTL電平標(biāo)準(zhǔn)中，高電平（邏輯1）通常定義為2.7V至5V，而低電平（邏輯0）則定義為0V至0.8V。這些電壓范圍確保了數(shù)字信號(hào)的清晰區(qū)
2025-01-16 09:46:443502
ads1256的drdy引腳（數(shù)據(jù)準(zhǔn)備輸出）的高電平應(yīng)該是多少？我用示波器測(cè)得只有300毫伏左右，這個(gè)值是器件初始化沒有成功么？我看數(shù)據(jù)手冊(cè)上應(yīng)該上電復(fù)位完成后drdy就應(yīng)該有輸出呀。但是300毫伏對(duì)于F28335來說應(yīng)該捕捉不到吧。
2025-01-15 08:19:08
我把MODE接高電平 FORMAT接地工作在SPI低功耗模式下。當(dāng)PDWN管腳接高電平時(shí)，發(fā)現(xiàn)RDRY、DOUT管腳均有波形輸出。
請(qǐng)問:
1、當(dāng)PDWN管腳為高電平時(shí)，ADC轉(zhuǎn)換就啟動(dòng)了；
2
2025-01-15 07:00:21
ADS7815數(shù)據(jù)輸出端口在轉(zhuǎn)換的期間為三態(tài)，轉(zhuǎn)換完成后為高電平或低電平，但為什么我使用的時(shí)候，數(shù)據(jù)端口輸出比較混亂，即使被采樣信號(hào)為0，輸出端口也會(huì)有高電平
2025-01-14 07:58:18
請(qǐng)問大家有沒有用試過用ADS1234 的時(shí)候DOUT一直為高電平，無論DVDD設(shè)置5V還是3.3V， DOUT一直輸出是3.3V，
PDWN腳是通過MCU控制，MCU是C8051F系列的。
在線等待回復(fù)，萬分感謝。
2025-01-13 08:21:40
示波器通道1監(jiān)測(cè)輸入通道A（input）一直為高電平，高電平時(shí)偶爾有干擾，但是示波器通道2監(jiān)測(cè)輸出通道A（output）由高電平變?yōu)榱说?b class="flag-6" style="color: red">電平。而低電平的脈寬在2us～17us不等，請(qǐng)大神們解答
2025-01-13 06:52:06
dac8571采用高速模式，并且也有應(yīng)答信號(hào)，但是輸出為什么始終為高電平？
2025-01-10 16:04:11
dac8571采用高速模式，并且也有應(yīng)答信號(hào)，但是輸出為什么始終為高電平？
2025-01-10 09:42:35
我現(xiàn)在在調(diào)試ADS8684，但是ADC的輸出引腳的波形在最后一個(gè)高電平會(huì)拖很長(zhǎng)的尾巴， 這個(gè)不知道怎么回事？我拍了照片，上面的是CLK波形， 下面的是OUT波形。另外，ISO7641在輸入信號(hào)
2025-01-09 08:21:29
最近一個(gè)周用FPGA寫一個(gè)讀取一個(gè)ADS1271數(shù)據(jù)的程序。按照芯片手冊(cè)上的初始化的理解，我先將SYNC_N用引腳拉低500個(gè)時(shí)鐘周期，然后再將其拉高?？墒荄RDY_N一直是高電平，未能使能輸出數(shù)據(jù)。請(qǐng)問這是由于初始化的脈沖寬度小了么？還是根本就是我的理解有錯(cuò)誤。
2025-01-09 07:36:48
TLV1544的EOC輸出始終是高電平，輸入其他端口的信號(hào)都是對(duì)的，是怎么回事，是芯片換了嗎？這個(gè)芯片應(yīng)該可以用51單片機(jī)來控制吧？
2025-01-08 06:28:45
用示波器量晶振沒啟振，硬件電路確定是好的（已經(jīng)仔細(xì)檢查很多遍了），電源也是正常的。DRDY一直是高電平，什么原因呢
2025-01-06 06:25:16
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