■? HEIF/HEVC圖片編碼FPGA/ASIC IP

■??恒速編碼，只和圖片大小相關(guān)

■??最大分辨率可達(dá)32K*32K（可進(jìn)一步擴(kuò)展）?

■??架構(gòu)簡(jiǎn)潔，無需外部DDRx緩沖

■??高效壓縮，軟編壓縮效率

■??幀編碼周期數(shù)固定，和畫面大小成正比，和畫面內(nèi)容及編碼質(zhì)量無關(guān)

■??高速編碼，F(xiàn)PGA平臺(tái)單IP實(shí)時(shí)1080P@60

■?接近零延遲碼流輸出，編碼源輸入完畢，碼流即完成輸出

■?無緩沖型CABAC熵編碼，CTU層級(jí)固定周期即編即出，不累積

■??超高速CABAC編碼，16bin/cycle猝發(fā)速度

■??獨(dú)立運(yùn)行，無需CPU支持

■?接口簡(jiǎn)潔，易于系統(tǒng)集成

■?超低延遲，系統(tǒng)整體延遲固定可控，提升產(chǎn)品體驗(yàn)

■? >1080P@600fps on xilinx VU9P

■? 邏輯資源： ~75K LUTs (xilinx 7series)/~65K ALUTs (intel A10）

■? fmax:? ~280Mhz （xilinx 7series KU）

技術(shù)亮點(diǎn)：

得益速度可達(dá)16bin/cycle的超高速CABAC碼流編碼，打通了編碼速度瓶頸，整體架構(gòu)上實(shí)現(xiàn)了恒速編碼，速度只和畫面大小成線性關(guān)系，不依賴圖像內(nèi)容和編碼質(zhì)量設(shè)定，輸出碼率沒有上限限制。

整體架構(gòu)設(shè)計(jì)保證編碼所有的功能模塊在固定周期數(shù)內(nèi)完成，無需外部DDRx緩沖，大大簡(jiǎn)化了系統(tǒng)集成難度，提高了可靠性。

由于恒速以及固定編碼周期的架構(gòu)設(shè)計(jì)，幀碼流輸出和編碼源的延遲周期固定，只有幾個(gè)CTU級(jí)別流水延遲，不超過1ms，接近零延遲，且延遲周期固定可計(jì)算。

超高畫面尺寸支持，可無限擴(kuò)展，且基本不增加邏輯資源，也無需外部緩沖。

高速編碼，中檔FPGA可實(shí)現(xiàn)單ip 1080P@60實(shí)時(shí)速度。

硬件架構(gòu)尤其適合集成電路ASIC設(shè)計(jì)。

審核編輯?黃宇