對(duì)許多工程師來(lái)說(shuō)，“時(shí)序要求”一詞在頭腦中喚起的是這樣一幅圖像：用文本 編輯器編寫(xiě)或用約束條件編輯器輸入的復(fù)雜時(shí)序語(yǔ)言，隨后是在綜合和實(shí)施工具 間進(jìn)行的數(shù)次反復(fù)。Xilinx于8月27日推出的ISE4.1i版本提高了可編程邏輯 設(shè)計(jì)系統(tǒng)生產(chǎn)力的度量標(biāo)準(zhǔn)。除了繼續(xù)改進(jìn)工程師用來(lái)定義其時(shí)序要求的約束類(lèi) 型和方法之外，ISE4.1i更加強(qiáng)調(diào)“速度”。“速度”來(lái)自具有增強(qiáng)時(shí)序工具的快 速編譯引擎，可支持達(dá)到更高性能的時(shí)鐘。這是通過(guò)為設(shè)計(jì)人員提供一個(gè)更加與 用戶友好和智能的環(huán)境來(lái)做到的。ISE4.1i通過(guò)提供一組稱為“主動(dòng)時(shí)序收斂”（“Proactive Timing Closure”）的新功能，重新定義了可編程邏輯設(shè)計(jì)系統(tǒng)的 新標(biāo)準(zhǔn)。

主動(dòng)時(shí)序收斂

達(dá)到時(shí)序收斂是邏輯設(shè)計(jì)成功的重要標(biāo)志。由于設(shè)計(jì)人員的大量時(shí)間都花費(fèi)在試 圖達(dá)到時(shí)序要求方面，因此改進(jìn)時(shí)序驅(qū)動(dòng)的編譯、實(shí)施設(shè)計(jì)流程，和報(bào)告時(shí)序處 理結(jié)果的工具可極大地幫助邏輯設(shè)計(jì)人員變得更具生產(chǎn)力。

物理綜合

對(duì)可編程邏輯來(lái)說(shuō)，物理綜合不斷成長(zhǎng)，現(xiàn)已成為一項(xiàng)成熟的技術(shù)，可提供使用 目標(biāo)器件時(shí)的物理布局信息和網(wǎng)絡(luò)表，然后再交給實(shí)施工具進(jìn)行處理。

通過(guò)與Synplicity合作，Amplify物理優(yōu)化器（Physical Optimizer）可以利用詳 盡的、可提供優(yōu)化過(guò)程所需要的布線估計(jì)的物理設(shè)計(jì)知識(shí)。其精度允許工程師在 嘗試完成時(shí)序收斂時(shí)估計(jì)其綜合結(jié)果的適用性。通過(guò)采用這種“兩次反復(fù)”（Two Pass）方法，設(shè)計(jì)人員可容易地將時(shí)鐘性能提高45%以上。此外，Xilinx的目標(biāo)是 達(dá)到“一次”完成時(shí)序收斂。到那時(shí)，綜合、布局和布線、分析以及重新綜合過(guò) 程將完全自動(dòng)化。工具可從錯(cuò)誤中進(jìn)行學(xué)習(xí)，從而使時(shí)序收斂成為一個(gè)真正的“ 按一下按鈕即可完成”的系統(tǒng)（如圖2所示）。

新布局和布線技術(shù)

ISE4.1i 大大增強(qiáng)了其時(shí)序處理技術(shù)。新的布局和布線技術(shù)算法也采用了“智能 ”的多次嘗試方法，因此任何具有可行的時(shí)序要求的設(shè)計(jì)都可自動(dòng)收斂。這樣， 工具根據(jù)時(shí)序要求對(duì)網(wǎng)絡(luò)進(jìn)行優(yōu)先次序排列并進(jìn)行布線，對(duì)幾乎成功的設(shè)計(jì)布線 進(jìn)行分析、注意異常情況，并計(jì)劃出處理這些困難的時(shí)序問(wèn)題的新策略，同時(shí)保 持成功完成時(shí)序收斂的區(qū)域不動(dòng)。ISE4.1i中布局和布線算法在一年內(nèi)將編譯速度 提高為兩倍。ISE4.1i可達(dá)到每分鐘10萬(wàn)系統(tǒng)門(mén)和每小時(shí)300萬(wàn)系統(tǒng)門(mén)的編譯速度 。

HDL 分析

利用在高效率FPGA設(shè)計(jì)方面積累的多年經(jīng)驗(yàn)，Xilinx現(xiàn)在提供了可模擬設(shè)計(jì)問(wèn)題 并做出可達(dá)到更高性能的修改建議的“設(shè)計(jì)向?qū)А薄?ISE4.1i可分析RTL源代碼及 實(shí)施工具生成的時(shí)序報(bào)告，指出設(shè)計(jì)人員不符合高速設(shè)計(jì)要求從而會(huì)影響設(shè)計(jì)的 最高時(shí)鐘速度（Fmax）的不良代碼和編程習(xí)慣。

交叉探測(cè)檢錯(cuò)

對(duì)時(shí)序報(bào)告進(jìn)行交叉探測(cè)檢錯(cuò)是ISE4.1i版本的一項(xiàng)重大突破。用戶可從時(shí)序報(bào)告 中選擇有問(wèn)題的地方，然后源代碼工具將會(huì)顯示出有問(wèn)題的網(wǎng)絡(luò)。這一新的擴(kuò)展 功能將問(wèn)題定位從傳統(tǒng)的時(shí)序報(bào)告擴(kuò)展到合作伙伴綜合工具以及模塊劃分工具（如圖3所示）；這進(jìn)一步縮短了在不同工具和GUI間搜索同一網(wǎng)絡(luò)所花費(fèi)的時(shí)間， 從而加快了設(shè)計(jì)調(diào)試時(shí)間。同時(shí)，時(shí)序分析器功能也增強(qiáng)了，設(shè)計(jì)人員可通過(guò)不 同的選項(xiàng)，包括網(wǎng)絡(luò)源、網(wǎng)絡(luò)終點(diǎn)和線路，尋找和發(fā)現(xiàn)問(wèn)題區(qū)域，這也進(jìn)一步提 高了開(kāi)發(fā)系統(tǒng)的易用性。最重要的是，ISE4.1i增加了時(shí)序顧問(wèn)功能（Timing Advisor） ，可為如何改進(jìn)時(shí)序關(guān)鍵的網(wǎng)絡(luò)提供建議（如圖4所示）。

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最后，但也相當(dāng)重要的是，數(shù)百萬(wàn)系統(tǒng)門(mén)的FPGA設(shè)計(jì)正變得越來(lái)越普 遍。Xilinx意識(shí)到需要解決挑戰(zhàn)ASIC設(shè)計(jì)人員多年的設(shè)計(jì)驗(yàn)證瓶頸。因此，ISE4 .1i 在業(yè)界第一個(gè)支持形式驗(yàn)證工具，包括Synopsys公司的 FormalityTM和 Verplex的 Conformal LEC，以及市場(chǎng)上的領(lǐng)先靜態(tài)時(shí) 序分析器，Synopsys PrimetimeTM。通過(guò)推出這一系列“主動(dòng) 時(shí)序收斂”功能，并支持多種驗(yàn)證策略，和改善用戶界面，Xilinx FPGA設(shè)計(jì)人員 可在設(shè)計(jì)過(guò)程中快速設(shè)計(jì)、實(shí)施和檢驗(yàn)高密度設(shè)計(jì)，極大地加快他們的產(chǎn)品上市時(shí)間。

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