FPGA中跨異步時(shí)鐘處理的方法，是面試中經(jīng)常碰到的問題，也是我們平時(shí)工作中經(jīng)常會(huì)碰到的場(chǎng)景，對(duì)于單bit的跨異步時(shí)鐘處理，我們最常用的方法就是打兩拍，但這時(shí)這兩級(jí)寄存器最好是放到同一個(gè)Slice中，比如下面的代碼：

?

reg reg_1;
reg reg_2, reg_3;

always @ ( posedge clk_src ) begin 
    reg_1 <= ~reg_1;
end  

always @ ( posedge clk_dst) begin 
    reg_2 <= reg_1;
    reg_3 <= reg_2;
end 

?

reg_2和reg_3應(yīng)該放到同一個(gè)Slice中，但綜合工具并不是那么智能，有時(shí)并不會(huì)綜合到同一個(gè)Slice中，這時(shí)就需要我們添加ASYNC_REG的屬性：

?

(*ASYNC_RE*)reg reg_2, reg_3;

?

其實(shí)Vivado中還提供了另外一種處理單bit跨時(shí)鐘的方式，就是xpm_cdc_single

對(duì)于上面的跨時(shí)鐘域場(chǎng)景，我們可以采用如下方式例化：

?

xpm_cdc_single #(
      .DEST_SYNC_FF(2),   // DECIMAL; range: 2-10
      .INIT_SYNC_FF(0),   // DECIMAL; 0=disable simulation init values, 1=enable simulation init values
      .SIM_ASSERT_CHK(0), // DECIMAL; 0=disable simulation messages, 1=enable simulation messages
      .SRC_INPUT_REG(1)   // DECIMAL; 0=do not register input, 1=register input
   )
   xpm_cdc_single_inst (
      .dest_out(reg_3), // 1-bit output: src_in synchronized to the destination clock domain. This output is
                           // registered.

      .dest_clk(clk_dst), // 1-bit input: Clock signal for the destination clock domain.
      .src_clk(clk_src),   // 1-bit input: optional; required when SRC_INPUT_REG = 1
      .src_in(reg_1)      // 1-bit input: Input signal to be synchronized to dest_clk domain.

?

xpm_cdc_single的原語(yǔ)，會(huì)自動(dòng)插入ASYNC_REG屬性，保證放到同一個(gè)Slice中。


審核編輯：劉清