對(duì)FPGA設(shè)計(jì)中常用的復(fù)位設(shè)計(jì)方法進(jìn)行了分類、分析和比較。針對(duì)FPGA在復(fù)位過程中存在不可靠復(fù)位的現(xiàn)象，提出了提高復(fù)位設(shè)計(jì)可靠性的4種方法，包括清除復(fù)位信號(hào)上的毛刺、異步復(fù)位同步釋放、采用專用全局
2014-08-28 17:10:03
9365 大家好，博主最近有事忙了幾天，沒有更新，今天正式回來了。那么又到了每日學(xué)習(xí)的時(shí)間了，今天咱們來聊一聊 簡談FPGA的上電復(fù)位，歡迎大家一起交流學(xué)習(xí)。 在基于verilog的FPGA設(shè)計(jì)中，我們常常
2018-06-18 19:24:1121146 
在復(fù)位電路中，由于復(fù)位信號(hào)是異步的，因此，有些設(shè)計(jì)采用同步復(fù)位電路進(jìn)行復(fù)位，并且絕大多數(shù)資料對(duì)于同步復(fù)位電路都認(rèn)為不會(huì)發(fā)生亞穩(wěn)態(tài)，其實(shí)不然，同步電路也會(huì)發(fā)生亞穩(wěn)態(tài)，只是幾率小于異步復(fù)位電路。
2020-06-26 16:37:001776 
最近看advanced fpga 以及fpga設(shè)計(jì)實(shí)戰(zhàn)演練中有講到復(fù)位電路的設(shè)計(jì)，才知道復(fù)位電路有這么多的門道，而不是簡單的外界信號(hào)輸入系統(tǒng)復(fù)位。
2020-09-01 15:37:072079 
只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，亞穩(wěn)態(tài)主要發(fā)生在異步信號(hào)檢測(cè)、跨時(shí)鐘域信號(hào)傳輸以及復(fù)位電路等常用設(shè)計(jì)中。
2020-09-30 17:08:434345 
跨時(shí)鐘域處理是FPGA設(shè)計(jì)中經(jīng)常遇到的問題，而如何處理好跨時(shí)鐘域間的數(shù)據(jù)，可以說是每個(gè)FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時(shí)鐘域處理也是面試中經(jīng)常常被問到的一個(gè)問題。 在本篇文章中，主要
2020-11-21 11:13:014997 
作者：NingHeChuan Get Smart About Reset: Think Local, Not Global。 對(duì)于復(fù)位信號(hào)的處理，為了方便我們習(xí)慣上采用全局復(fù)位，博主在很長一段時(shí)間
2020-12-25 12:08:103230 
當(dāng)高速信號(hào)發(fā)生跨溝現(xiàn)象時(shí)，整個(gè)電流的環(huán)路面積將增加，通常系統(tǒng)的EMC輻射也將增加。同時(shí)傳輸線的特征阻抗也將發(fā)生變化（如下圖2所示為信號(hào)線阻抗變化曲線），信號(hào)遇到傳輸線特征阻抗突變點(diǎn)時(shí)將發(fā)生發(fā)射、振鈴等信號(hào)完整性問題。
2022-09-15 11:05:121527 在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)位和異步復(fù)位同步釋放，以及相應(yīng)的Verilog代碼示例。
2023-05-14 14:44:493405 
在FPGA設(shè)計(jì)中，當(dāng)復(fù)位整個(gè)系統(tǒng)或功能模塊時(shí)，需要將先關(guān)寄存器被清零或者賦初值，以保證整個(gè)系統(tǒng)或功能運(yùn)行正常。在大部分的設(shè)計(jì)中，我們經(jīng)常用“同步復(fù)位”或“異步復(fù)位”直接將所有的寄存器全部復(fù)位，這部分可能大家都習(xí)以為常。但實(shí)際上，是否需要每個(gè)寄存器都進(jìn)行復(fù)位呢？這是一個(gè)值得探討的問題。
2023-05-14 14:49:193131 
針對(duì)異步復(fù)位、同步釋放，一直沒搞明白在使用同步化以后的復(fù)位信號(hào)時(shí)，到底是使用同步復(fù)位還是異步復(fù)位？
2023-06-21 09:59:152281 
對(duì)于從FPGA外部進(jìn)來的信號(hào)，我們通常采用“異步復(fù)位同步釋放的策略”，具體電路如下圖所示。
2023-07-20 09:04:212786 
復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子設(shè)計(jì)，并且在任意時(shí)刻，確保使用者總能對(duì)電路系統(tǒng)進(jìn)行復(fù)位，使電路從初始的狀態(tài)開始工作。
2023-07-27 09:48:3012093 
假設(shè)現(xiàn)在FPGA內(nèi)部有兩個(gè)高速信號(hào)完全相同，有一個(gè)很小的相位差，該如何獲得一個(gè)如c信號(hào)（拓寬也行）的輸出信號(hào)？直接相與或者其他邏輯操作是不是lut無法滿足這么高的精度，如果不行，有其他什么辦法嗎？
2019-10-15 11:12:31
時(shí)獲取可重復(fù)結(jié)果。在模塊級(jí)應(yīng)用實(shí)現(xiàn)屬性，可令代碼簡單并具可擴(kuò)展性，該屬性可傳播該模塊中聲明的所有信號(hào)。良好的時(shí)鐘管理和時(shí)鐘分配方法至關(guān)重要。盡可能減少獨(dú)立主時(shí)鐘數(shù)量。將時(shí)鐘元件放在設(shè)計(jì)層次結(jié)構(gòu)的頂層
2017-02-10 17:10:32
布線帶來很大的困難，甚至走不通，或者是即便是布線走通了，也有可能由于外部的延時(shí)過大而不滿足時(shí)序方面的要求。所以在管腳分配前對(duì)FPGA 工作的環(huán)境要相當(dāng)?shù)氖煜?，要?duì)其中的信號(hào)來自哪里去向何方非常的清楚
2012-08-11 10:27:54
在 FPGA 系統(tǒng)中，如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的 Tsu 和 Th 不滿足，或者復(fù)位過程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間（recovery time）不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器
2020-10-22 11:42:16
就沒有復(fù)位過程；當(dāng)然了，如果上電復(fù)位延時(shí)過長，那么對(duì)系統(tǒng)性能甚至用戶體驗(yàn)都會(huì)有不通程度的影響，因此，設(shè)計(jì)者在實(shí)際電路中必須對(duì)此做好考量，保證復(fù)位延時(shí)時(shí)間的長短恰到好處。關(guān)于FPGA器件的復(fù)位電路，我們也
2019-04-12 06:35:31
線將會(huì)是一個(gè)和時(shí)鐘一樣多扇出的網(wǎng)絡(luò)，如此多的扇出，時(shí)鐘信號(hào)是采用全局時(shí)鐘網(wǎng)絡(luò)的，那么復(fù)位如何處理?有人提出用全局時(shí)鐘網(wǎng)絡(luò)來傳遞復(fù)位信號(hào)，但是在FPGA設(shè)計(jì)中，這種方法還是有其弊端。一是無法解決復(fù)位結(jié)束
2019-05-17 08:00:00
就沒有復(fù)位過程；當(dāng)然了，如果上電復(fù)位延時(shí)過長，那么對(duì)系統(tǒng)性能甚至用戶體驗(yàn)都會(huì)有不通程度的影響，因此，設(shè)計(jì)者在實(shí)際電路中必須對(duì)此做好考量，保證復(fù)位延時(shí)時(shí)間的長短恰到好處。關(guān)于FPGA器件的復(fù)位電路，我們
2015-04-10 13:59:23
FPGA的高速接口應(yīng)用注意事項(xiàng)主要包括以下幾個(gè)方面：
信號(hào)完整性與電磁兼容性（EMC） ：
在設(shè)計(jì)FPGA高速接口時(shí)，必須充分考慮信號(hào)完整性和電磁兼容性。這要求合理的PCB布局、走線策略和屏蔽技術(shù)
2024-05-27 16:02:50
方面的要求。所以在管腳分配前對(duì) FPGA工作的環(huán)境要相當(dāng)?shù)氖煜ぃ獙?duì)其中的信號(hào)來自哪里去向何方非常的清楚，這就按照連線最短的原則將對(duì)應(yīng)的信號(hào)分配到與外部器件連線最近的 BANK 中。2、 掌握
2024-01-10 22:40:14
。 FPGA 內(nèi)部 BANK 的分配情況和每個(gè) BANK 中所支持的 I/O標(biāo)準(zhǔn)。根據(jù) FPGA中內(nèi)部 BANK 的分配的情況，同時(shí)結(jié)合圖 1 中信號(hào)的流向也就可以大體固定FPGA在單板中的方向，同時(shí)按照
2017-03-25 18:46:25
下面對(duì)FPGA設(shè)計(jì)中常用的復(fù)位設(shè)計(jì)方法進(jìn)行了分類、分析和比較。針對(duì)FPGA在復(fù)位過程中存在不可靠復(fù)位的現(xiàn)象，提出了提高復(fù)位設(shè)計(jì)可靠性的4種方法，包括清除復(fù)位信號(hào)上的毛刺、異步復(fù)位同步釋放、采用專用
2021-06-30 07:00:00
FPGA設(shè)計(jì)中有多個(gè)時(shí)鐘域時(shí)如何處理？跨時(shí)鐘域的基本設(shè)計(jì)方法是：(1)對(duì)于單個(gè)信號(hào)，使用雙D觸發(fā)器在不同時(shí)鐘域間同步。來源于時(shí)鐘域1的信號(hào)對(duì)于時(shí)鐘域2來說是一個(gè)異步信號(hào)。異步信號(hào)進(jìn)入時(shí)鐘域2后，首先
2012-02-24 15:47:57
分配fpga管腳時(shí)該怎么選擇，引腳有什么屬性需要考慮，quartus2中引腳有幾個(gè)屬性：Reserved，Group，I/O Bank，Vref Group，I/O standard（ 3.3-V
2019-04-03 07:00:00
亞穩(wěn)態(tài)概述01 亞穩(wěn)態(tài)發(fā)生原因在 FPGA 系統(tǒng)中，如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的 Tsu 和 Th 不滿足，或者復(fù)位過程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間（recovery time）不滿足
2020-10-19 10:03:17
在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配？
2009-09-06 08:39:35
`高速PCB中的信號(hào)回流及跨分割這里簡單構(gòu)造了一個(gè)“場(chǎng)景”，結(jié)合下圖介紹一下地回流和電源回流以及一些跨分割問題。為方便作圖，把層間距放大?！ C1為信號(hào)輸出端，IC2為信號(hào)輸入端(為簡化PCB模型
2013-10-24 11:12:40
變化速率)、dV(干擾源的擺幅)和R(干擾源負(fù)載)都是指干擾源的參數(shù)(如果是容性負(fù)載的話，dI/dt是與T10%-90%的平方成反比的。)。從式中可以看出，低速的信號(hào)未必比高速信號(hào)的串?dāng)_小。也就是我們說
2018-11-22 15:58:42
高速PCB中的地回流和電源回流以及跨分割問題分析
2021-04-25 07:47:31
在 PCB 設(shè)計(jì)過程中，由于平面的分割，可能會(huì)導(dǎo)致信號(hào)參考平面不連續(xù)，對(duì)于低低頻信號(hào)，可能沒什么關(guān)系，而在高頻數(shù)字系統(tǒng)中，高頻信號(hào)以參考平面作返回路徑，即回流路徑，如果參考?面不連續(xù)，信號(hào)跨分割
2016-10-09 13:10:37
PCB設(shè)計(jì)中跨分割的處理高速信號(hào)布線技巧
2021-02-19 06:27:15
同步單元的起始狀態(tài)或者將要返回的狀態(tài)是一個(gè)已知狀態(tài)（羅輯‘1’或者‘0’）就顯得非常重要。在程序中，往往都在端口定義中使用同一個(gè)rst_n信號(hào),通常的同步電路通常是由兩種復(fù)位方式來進(jìn)行電路的復(fù)位，即
2015-06-07 20:39:43
引腳輸入的時(shí)鐘信號(hào)，在FPGA內(nèi)部可以很容易的連接到全局時(shí)鐘網(wǎng)絡(luò)上。所謂的全局時(shí)鐘網(wǎng)絡(luò)，是FPGA內(nèi)部專門用于走一些有高扇出、低時(shí)延要求的信號(hào)，這樣的資源相對(duì)有限，但是非常實(shí)用。FPGA的時(shí)鐘和復(fù)位
2016-08-08 17:31:40
PlanAead引腳分配這個(gè)例程的頂層源碼里有3個(gè)接口，即：input ext_clk_25m, //外部輸入25MHz時(shí)鐘信號(hào)input ext_rst_n,//外部輸入復(fù)位信號(hào)，低電平有效output reg
2018-02-27 21:50:07
本期講解的是PCB設(shè)計(jì)中處理關(guān)鍵信號(hào)的注意事項(xiàng)。一、關(guān)鍵信號(hào)的識(shí)別關(guān)鍵信號(hào)通常包括以下信號(hào)：時(shí)鐘信號(hào)（*CLK*）,復(fù)位信號(hào)（*rest*,*rst*）, JTAG信號(hào)(*TCK*)二、處理關(guān)鍵信號(hào)
2017-11-01 17:06:26
FPGA 在單板中的方向，同時(shí)按照就近的原則將相關(guān)的信號(hào)分配到相關(guān)的 BANK 中，這樣的方法可以完成一般信號(hào)的分配。3、 掌握所選 FPGA 每個(gè) BANK 所支持的 I/O 標(biāo)準(zhǔn)。從圖 2 中可以看出
2015-01-06 17:38:22
芯片輸出的數(shù)據(jù)在 60MHz 的時(shí)鐘上升沿變化，而 FPGA 內(nèi)部需要使用 100MHz 的時(shí)鐘來處理 ADC 采集到的數(shù)據(jù)（多 bit）。在這種類似的場(chǎng)景中，我們便可以使用異步雙口 RAM?來做跨
2020-09-22 10:24:55
跨時(shí)鐘域處理是FPGA設(shè)計(jì)中經(jīng)常遇到的問題，而如何處理好跨時(shí)鐘域間的數(shù)據(jù)，可以說是每個(gè)FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生，跨時(shí)鐘域處理也是面試中經(jīng)常常被問到的一個(gè)問題。在本篇文章中，主要
2021-07-29 06:19:11
同步數(shù)字系統(tǒng)中的時(shí)鐘信號(hào)（如遠(yuǎn)程通信中使用的）為系統(tǒng)中的數(shù)據(jù)傳送定義了時(shí)間基準(zhǔn)。一個(gè)時(shí)鐘分配網(wǎng)絡(luò)由多個(gè)時(shí)鐘信號(hào)組成，由一個(gè)點(diǎn)將所有信號(hào)分配給需要時(shí)鐘信號(hào)的所有組件。因?yàn)闀r(shí)鐘信號(hào)執(zhí)行關(guān)鍵的系統(tǒng)功能，很顯然應(yīng)給予更多的關(guān)注，不僅在時(shí)鐘的特性（即偏移和抖動(dòng)）方面，還有那些組成時(shí)鐘分配網(wǎng)絡(luò)的組件。
2019-10-16 07:11:33
這三類約束文件分開寫在三個(gè)xdc/sdc文件中?！ 〉谝活愂俏锢砑s束，它主要對(duì)設(shè)計(jì)頂層的輸入輸出引腳的分配約束、電平標(biāo)準(zhǔn)的約束，如下圖所示：在quartus環(huán)境下，對(duì)pcie_rstn
2022-11-15 14:47:59
本文闡述了用于FPGA的可優(yōu)化時(shí)鐘分配網(wǎng)絡(luò)功耗與面積的時(shí)鐘布線結(jié)構(gòu)模型。并在時(shí)鐘分配網(wǎng)絡(luò)中引入數(shù)字延遲鎖相環(huán)減少時(shí)鐘偏差，探討了FPGA時(shí)鐘網(wǎng)絡(luò)中鎖相環(huán)的實(shí)現(xiàn)方案。
2010-08-06 16:08:45
12 發(fā)射應(yīng)用中多個(gè)高速、復(fù)用DAC的同步
摘要：該篇應(yīng)用筆記給出了多個(gè)具有多路輸入或集成內(nèi)插濾波器的高速復(fù)用數(shù)模轉(zhuǎn)換器(DAC)
2008-09-11 21:02:161292 
摘要：ANSI EIA/TIA-644標(biāo)準(zhǔn)定義的低電壓差分信號(hào)(LVDS)非常適合包括時(shí)鐘分配、點(diǎn)對(duì)點(diǎn)以及多點(diǎn)之間的信號(hào)傳輸。本文描述了使用LVDS將高速通訊信號(hào)分配到多個(gè)目的端的方法。
2009-04-24 16:05:192001 
摘要：ANSI EIA/TIA-644標(biāo)準(zhǔn)定義的低電壓差分信號(hào)(LVDS)非常適合包括時(shí)鐘分配、點(diǎn)對(duì)點(diǎn)以及多點(diǎn)之間的信號(hào)傳輸。本文描述了使用LVDS將高速通訊信號(hào)分配到多個(gè)目的端的方法。
2009-05-01 11:14:271918 
高速PCB中的信號(hào)回流及跨分割
這里簡單構(gòu)造了一個(gè)“場(chǎng)景”，結(jié)合下圖介紹一下地回流和電源回流以及一些跨分割問題。為方便
2009-11-17 08:56:031188 在芯片的研發(fā)環(huán)節(jié)，FPGA 驗(yàn)證是其中的重要的組成部分，如何有效的利用FPGA 的資源，管腳分配也是必須考慮的一個(gè)重要問題。一般較好的方法是在綜合過程中通過時(shí)序的一些約束讓對(duì)應(yīng)的工具自動(dòng)分配，但是從研發(fā)的時(shí)間段上來考慮這種方法往往是不可取的，RTL驗(yàn)證
2011-01-25 18:19:39163 VGA分配器將來自一個(gè)信號(hào)源的視頻信號(hào)分配成兩個(gè)或多個(gè)信號(hào)。高分辨率視頻分配放大器的一個(gè)常見應(yīng)用就是，在接收來自一個(gè)計(jì)算機(jī)視頻端口的信號(hào)后將其放大，并在保持原有信號(hào)質(zhì)量的情況下將其分配到兩個(gè)或多個(gè)高分辨率數(shù)據(jù)顯示設(shè)備
2011-02-21 10:55:3212631 
TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)，TCAM在高速路由查找中的應(yīng)用及其FPGA實(shí)現(xiàn)
2015-11-04 16:32:3915 跨阻放大器在微弱光電信號(hào)檢測(cè)中的應(yīng)用，設(shè)計(jì)過程非常具體，值得參考
2016-03-24 16:12:260 現(xiàn)在的FPGA向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡單，現(xiàn)在也變得相當(dāng)繁復(fù)。
2016-07-27 20:24:007371 好消息是，在絕大多數(shù)設(shè)計(jì)中（白皮書說是超過99.99%？應(yīng)該是老外寫文檔的習(xí)慣吧），復(fù)位信號(hào)的時(shí)序是無關(guān)緊要的——通常情況下，大部分電路都能夠正常工作。
2017-02-11 11:07:33575 
在FPGA設(shè)計(jì)中，我們往往習(xí)慣在HDL文件的端口聲明中加入一個(gè)reset信號(hào)，卻忽略了它所帶來的資源消耗。仔細(xì)分析一下，竟會(huì)有如此之多的影響：
2017-02-11 11:09:111263 在Xilinx 的FPGA器件中，全局的復(fù)位/置位信號(hào)（Global Set/Reset (GSR)）（可以通過全局復(fù)位管腳引入）是幾乎絕對(duì)可靠的，因?yàn)樗切酒瑑?nèi)部的信號(hào)。
2017-02-11 11:46:191232 
現(xiàn)在的FPGA正變得越來越復(fù)雜，向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于向多用途引腳指配信號(hào)的指導(dǎo)方針有助于設(shè)計(jì)師根據(jù)最多到最少的約束信號(hào)指配原則提前考慮信號(hào)指配，并減少反復(fù)的次數(shù)。
2017-05-18 10:51:5431049 
在FPGA設(shè)計(jì)中，復(fù)位起到的是同步信號(hào)的作用，能夠?qū)⑺械拇鎯?chǔ)元件設(shè)置成已知狀態(tài)。在數(shù)字電路設(shè)計(jì)中，設(shè)計(jì)人員一般把全局復(fù)位作為一個(gè)外部引腳來實(shí)現(xiàn)，在加電的時(shí)候初始化設(shè)計(jì)。全局復(fù)位引腳與任何其它輸入
2017-11-22 17:03:456340 
在高速電路中經(jīng)常會(huì)遇到跨分割設(shè)計(jì)，在2017年的時(shí)候也寫過一篇跨分割設(shè)計(jì)的文章。
今天給大家分享一篇跨分割設(shè)計(jì)對(duì)信號(hào)的影響。
2018-01-23 15:49:538663 
異步復(fù)位同步釋放 首先要說一下同步復(fù)位與異步復(fù)位的區(qū)別。 同步復(fù)位是指復(fù)位信號(hào)在時(shí)鐘的上升沿或者下降沿才能起作用，而異步復(fù)位則是即時(shí)生效，與時(shí)鐘無關(guān)。異步復(fù)位的好處是速度快。 再來談一下為什么FPGA設(shè)計(jì)中要用異步復(fù)位同步釋放。
2018-06-07 02:46:002563 對(duì)于xilinx 7系列的FPGA而言，flip-flop支持高有效的異步復(fù)/置位和同步復(fù)位/置位。對(duì)普通邏輯設(shè)計(jì)，同步復(fù)位和異步復(fù)位沒有區(qū)別，當(dāng)然由于器件內(nèi)部信號(hào)均為高有效，因此推薦使用高有效的控制信號(hào)，最好使用高有效的同步復(fù)位。輸入復(fù)位信號(hào)的低有效在頂層放置反相器可以被吸收到IOB中。
2018-07-13 09:31:007577 在實(shí)際設(shè)計(jì)中，由于外部阻容復(fù)位時(shí)間短，可能無法使FPGA內(nèi)部復(fù)位到理想的狀態(tài)，所以今天介紹一下網(wǎng)上流行的復(fù)位邏輯。
2018-08-07 09:17:1812506 FPGA的可靠復(fù)位是保證系統(tǒng)能夠正常工作的必要條件，本文對(duì)FPGA設(shè)計(jì)中常用的復(fù)位設(shè)計(jì)方法進(jìn)行了分類、分析和比較，并針對(duì)各種復(fù)位方式的特點(diǎn)，提出了如何提高復(fù)位設(shè)計(jì)可靠性的方法。
2018-08-08 15:14:2312709 FPGA設(shè)計(jì)中，層次結(jié)構(gòu)設(shè)計(jì)和復(fù)位策略影響著FPGA的時(shí)序。在高速設(shè)計(jì)時(shí)，合理的層次結(jié)構(gòu)設(shè)計(jì)與正確的復(fù)位策略可以優(yōu)化時(shí)序，提高運(yùn)行頻率。
2019-02-15 15:15:531270 在FPGA高速AD采集設(shè)計(jì)中，PCB布線差會(huì)產(chǎn)生干擾。今天小編為大家介紹一些布線解決方案。
2019-03-07 14:52:247372 在遵循管腳特定的規(guī)則和約束的同時(shí)，可以在 PCB 上的多個(gè) FPGA 之間自動(dòng)優(yōu)化信號(hào)管腳分配。減少布線層數(shù)，最大限度地減少 PCB 上的交叉數(shù)量并縮短總體走線長度，以及減少信號(hào)完整性問題，從而提高完成率并縮短 FPGA 的布線時(shí)間。
2019-05-14 06:23:004137 
跨時(shí)鐘域問題（CDC，Clock Domain Crossing ）是多時(shí)鐘設(shè)計(jì)中的常見現(xiàn)象。在FPGA領(lǐng)域，互動(dòng)的異步時(shí)鐘域的數(shù)量急劇增加。通常不止數(shù)百個(gè)，而是超過一千個(gè)時(shí)鐘域。
2019-08-19 14:52:583895 信號(hào)銷任務(wù)之間可以自動(dòng)優(yōu)化PCB上的多個(gè)fpga同時(shí)尊重pin-specific規(guī)則和約束。減少路由層,減少跨界車和整體跟蹤PCB上的長度,并減少信號(hào)完整性問題較高的畢業(yè)率和更短的FPGA路線時(shí)間。
2019-10-14 07:06:003662 復(fù)位信號(hào)設(shè)計(jì)的原則是盡量不包含不需要的復(fù)位信號(hào)，如果需要，考慮使用局部復(fù)位和同步復(fù)位。
2019-10-27 10:09:532273 
先用FPGA的外部輸入時(shí)鐘clk將FPGA的輸入復(fù)位信號(hào)rst_n做異步復(fù)位、同步釋放處理，然后這個(gè)復(fù)位信號(hào)輸入PLL，同時(shí)將clk也輸入PLL。設(shè)計(jì)的初衷是在PLL輸出有效時(shí)鐘之前，系統(tǒng)的其他部分都保持復(fù)位狀態(tài)。
2020-03-29 17:19:003320 
DFF 都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)約資源。 ⑵設(shè)計(jì)相對(duì)簡單。 ⑶異步復(fù)位信號(hào)識(shí)別方便，而且可以很方便地使用 fpga 的全局復(fù)位端口。 缺點(diǎn)：⑴在復(fù)位信號(hào)釋放時(shí)容易出現(xiàn)問題，亞穩(wěn)態(tài)。 ⑵復(fù)位信號(hào)容易受到毛刺的影響。這是由于時(shí)鐘抖動(dòng)或按鍵觸發(fā)時(shí)的硬件原
2020-10-30 12:17:55951 最近看 advanced fpga 以及 fpga 設(shè)計(jì)實(shí)戰(zhàn)演練中有講到復(fù)位電路的設(shè)計(jì)，才知道復(fù)位電路有這么多的門道，而不是簡單的外界信號(hào)輸入系統(tǒng)復(fù)位。
2020-12-22 12:54:0013 本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用Xilinx的FPGA對(duì)高速PCB信號(hào)實(shí)現(xiàn)優(yōu)化設(shè)計(jì)。
2021-01-13 17:00:5926 高速計(jì)數(shù)器復(fù)位標(biāo)志為ON的狀態(tài)下，Z相信號(hào)及復(fù)位輸入由OFF→ON時(shí)，將高速計(jì)數(shù)器當(dāng)前值復(fù)位。此外，由于復(fù)位標(biāo)志為ON，1周期1次，僅可在共通處理中判別，因此在梯形圖程序內(nèi)發(fā)生OFF→ON的情況下，從下一周期開始Z相信號(hào)轉(zhuǎn)為有效。
2021-03-23 14:43:429105 說到異步時(shí)鐘域的信號(hào)處理，想必是一個(gè)FPGA設(shè)計(jì)中很關(guān)鍵的技術(shù)，也是令很多工程師對(duì)FPGA望 而卻步的原因。但是異步信號(hào)的處理真的有那么神秘嗎？那么就讓特權(quán)同學(xué)和你一起慢慢解開這些所謂的難點(diǎn)
2021-11-01 16:24:3911 對(duì)于硬件設(shè)計(jì)來說，復(fù)位電路是必不可少的一部分，為了確保微機(jī)系統(tǒng)中電路穩(wěn)定可靠工作，復(fù)位電路的第一功能是上電復(fù)位。在 FPGA 設(shè)計(jì)中，復(fù)位起到的是同步信號(hào)的作用，能夠?qū)⑺械拇鎯?chǔ)元件設(shè)置成已知狀態(tài)
2021-11-06 09:20:5720 在這些情況下，復(fù)位信號(hào)的變化與FGPA芯片內(nèi)部信號(hào)相比看起來是及其緩慢的，例如，復(fù)位按鈕產(chǎn)生的復(fù)位信號(hào)的周期至少是在毫秒級(jí)別的，而我們FPGA內(nèi)部信號(hào)往往是納米或者微秒級(jí)別的。
2022-05-06 10:48:453256 一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離，因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結(jié)構(gòu)時(shí)。
2022-09-16 09:05:112751 跨分割，對(duì)于低速信號(hào)可能沒有什么關(guān)系，但是在高速數(shù)字信號(hào)系統(tǒng)中，高速信號(hào)是以參考平面作為返回路徑，就是回流路徑。
2023-02-21 13:44:362084 有人說FPGA不需要上電復(fù)位電路，因?yàn)閮?nèi)部自帶上電復(fù)位信號(hào)。也有人說FPGA最好加一個(gè)上電復(fù)位電路，保證程序能夠正常地執(zhí)行。不管是什么樣的結(jié)果，這里先把一些常用的FPGA復(fù)位電路例舉出來，以作公示。
2023-03-13 10:29:494846 本應(yīng)用筆記討論了EIA/TIA-644低壓差分信號(hào)（LVDS）標(biāo)準(zhǔn)在3G移動(dòng)通信中的應(yīng)用。LVDS具有低功耗和低輻射特性，非常適合WCDMA、EDGE和cdma2000?基站中的高速時(shí)鐘和信號(hào)分配。提供MAX9205串行器、MAX9206解串器、MAX9150多端口中繼器和MAX9152交叉點(diǎn)開關(guān)。
2023-03-29 11:14:331872 
FPGA設(shè)計(jì)中幾乎不可避免地會(huì)用到復(fù)位信號(hào)，無論是同步復(fù)位還是異步復(fù)位。我們需要清楚的是復(fù)位信號(hào)對(duì)時(shí)序收斂、資源利用率以及布線擁塞都有很大的影響。
2023-03-30 09:55:341882 。 下面將討論FPGA/CPLD的復(fù)位電路設(shè)計(jì)。 2、分類及不同復(fù)位設(shè)計(jì)的影響 根據(jù)電路設(shè)計(jì)，復(fù)位可分為異步復(fù)位和同步復(fù)位。 對(duì)于異步復(fù)位，電路對(duì)復(fù)位信號(hào)是電平敏感的，如果復(fù)位信號(hào)受到干擾，如出現(xiàn)短暫的脈沖跳變，電路就會(huì)部分或全部被
2023-04-06 16:45:022170 現(xiàn)在的FPGA正變得越來越復(fù)雜，向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于向多用途引腳指配信號(hào)的指導(dǎo)方針有助于設(shè)計(jì)師根據(jù)最多到最少的約束信號(hào)指配原則提前考慮信號(hào)指配，并減少反復(fù)的次數(shù)。
2023-05-04 17:38:531487 本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中，對(duì)于復(fù)位這個(gè)問題可以算是老生常談了，但是也是最容易忽略的點(diǎn)。本文結(jié)合FPGA的相關(guān)示例，再談一談復(fù)位。
2023-05-12 16:37:186199 
在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開始啟動(dòng)并保證正確運(yùn)行。
2023-05-22 14:21:081907 
有人說FPGA不需要上電復(fù)位電路，因?yàn)閮?nèi)部自帶上電復(fù)位信號(hào)。也有人說FPGA最好加一個(gè)上電復(fù)位電路，保證程序能夠正常地執(zhí)行。不管是什么樣的結(jié)果，這里先把一些常用的FPGA復(fù)位電路例舉出來，以作公示。
2023-05-25 15:50:454510 
如果FPGA沒有外部時(shí)鐘源輸入，可以通過調(diào)用STARTUP原語，來使用FPGA芯片內(nèi)部的時(shí)鐘和復(fù)位信號(hào)，Spartan-6系列內(nèi)部時(shí)鐘源是50MHz，Artix-7、Kintex-7等7系列FPGA是65MHz。
2023-10-27 11:26:563484 
在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配？ 在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)該經(jīng)過合理分配。接地
2023-11-24 14:38:211850 的參考平面就會(huì)出現(xiàn)從一個(gè)電源面跨接到另一個(gè)電源面，這種現(xiàn)象我們就叫做信號(hào)跨分割。 跨分割現(xiàn)象示意圖 跨分割，對(duì)于低速信號(hào)可能沒有什么關(guān)系，但是在高速數(shù)字信號(hào)系統(tǒng)中，高速信號(hào)是以參考平面作為返回路徑，就是回流路徑。當(dāng)參考平面不完整的時(shí)
2023-12-04 10:26:341525 
FPGA（Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）中的復(fù)位操作是設(shè)計(jì)過程中不可或缺的一環(huán)，它負(fù)責(zé)將電路恢復(fù)到初始狀態(tài)，以確保系統(tǒng)的正確啟動(dòng)和穩(wěn)定運(yùn)行。在FPGA設(shè)計(jì)中，復(fù)位方式主要分為同步復(fù)位和異步復(fù)位兩種。以下是對(duì)這兩種復(fù)位方式的詳細(xì)探討。
2024-07-17 11:12:213320 都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)約資源。 ⑵設(shè)計(jì)相對(duì)簡單。 ⑶異步復(fù)位信號(hào)識(shí)別方便，而且可以很方便地使用fpga的全局復(fù)位端口。 缺點(diǎn)：⑴在復(fù)位信號(hào)釋放時(shí)容易出現(xiàn)問題，亞穩(wěn)態(tài)。 ⑵復(fù)位信號(hào)容易受到毛刺的影響。這是由于時(shí)鐘抖動(dòng)或按鍵觸發(fā)時(shí)的硬件原
2024-11-15 11:13:55911 
在 FPGA 設(shè)計(jì)中，復(fù)位起到的是同步信號(hào)的作用，能夠?qū)⑺械拇鎯?chǔ)元件設(shè)置成已知狀態(tài)。在數(shù)字電路設(shè)計(jì)中，設(shè)計(jì)人員一般把全局復(fù)位作為一個(gè)外部引腳來實(shí)現(xiàn)，在加電的時(shí)候初始化設(shè)計(jì)。全局復(fù)位引腳與任何
2024-11-16 10:18:131804 
優(yōu)勢(shì)之一是其并行處理能力。與傳統(tǒng)的CPU或GPU相比，FPGA可以同時(shí)執(zhí)行多個(gè)操作，這在圖像處理中尤為重要，因?yàn)閳D像處理通常涉及大量的并行數(shù)據(jù)流和復(fù)雜的算法。例如，在進(jìn)行圖像濾波或邊緣檢測(cè)時(shí)，FPGA可以同時(shí)處理多個(gè)像素，從而顯著提高處理速度。 2
2024-12-02 10:01:342508 今天講一下高速信號(hào)線跨溝對(duì)眼圖抖動(dòng)的影響。Chrent高速信號(hào)跨溝及信號(hào)回流的基本概念下圖所示為一個(gè)信號(hào)流向及其回流示意圖。基于基爾霍夫定律，電流是閉環(huán)的，也就是說任意一個(gè)電路的節(jié)點(diǎn)只要有電流
2025-06-04 17:32:44721 
差分晶振在高速 FPGA 設(shè)計(jì)中具有非常重要的應(yīng)用，尤其是在對(duì)時(shí)鐘精度、抗干擾能力、信號(hào)完整性要求高的系統(tǒng)中
2025-07-11 14:24:48689 
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