FPGA時(shí)序不收斂，會(huì)出現(xiàn)很多隨機(jī)性問(wèn)題，上板測(cè)試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測(cè)試前，先優(yōu)化時(shí)序，再上板。

今天我們就來(lái)嘮一嘮解決時(shí)序不收斂的問(wèn)題，分享一些常用的解決辦法和思路。

一、模塊運(yùn)行時(shí)鐘頻率

設(shè)計(jì)模塊前，需明確模塊運(yùn)行的最大時(shí)鐘頻率。

不同時(shí)鐘頻率下，對(duì)應(yīng)的時(shí)序約束最大延時(shí)是不一樣的。

比如100MHz時(shí)鐘下運(yùn)行的HDL邏輯，比200MHz時(shí)鐘下的HDL邏輯，支持的組合邏輯層數(shù)多。

根據(jù)最大時(shí)鐘頻率，來(lái)設(shè)計(jì)HDL代碼的層級(jí)，時(shí)鐘頻率越高，插入寄存器要更多，增加流水線級(jí)數(shù)，減少過(guò)長(zhǎng)的組合邏輯。

二、HDL代碼

1、HDL代碼風(fēng)格

優(yōu)先參考FPGA開(kāi)發(fā)軟件提供的HDL Template，比如Vivado的language template。

2、HDL代碼邏輯優(yōu)化

對(duì)于復(fù)雜的算法代碼邏輯，需要結(jié)合FPGA并行計(jì)算和最小處理單位為bit的特性，對(duì)邏輯代碼進(jìn)行優(yōu)化實(shí)現(xiàn)。

明確變量最大的數(shù)據(jù)位寬。

邏輯代碼中，一些軟件邏輯實(shí)現(xiàn)起來(lái)較復(fù)雜，盡量簡(jiǎn)化，刪除掉一些不可能出現(xiàn)的情況。

這部分代碼邏輯，可能需要重復(fù)迭代幾遍實(shí)現(xiàn)才行。

三、組合邏輯層數(shù)

1、插入寄存器

將計(jì)算邏輯分成多個(gè)時(shí)鐘周期實(shí)現(xiàn)，這是常用的時(shí)序優(yōu)化方法，可以減少過(guò)多的組合邏輯層數(shù)，但會(huì)增加延時(shí)。

這里以一個(gè)多路輸入求和計(jì)算為例

增加寄存器后，改為

2、邏輯展平設(shè)計(jì)

優(yōu)化代碼中優(yōu)先級(jí)譯碼電路邏輯，主要出現(xiàn)在IF/ELSE結(jié)構(gòu)語(yǔ)句中，這樣邏輯結(jié)構(gòu)被展平，路徑延遲得以縮短。

IF ELSE結(jié)構(gòu)語(yǔ)句存在明顯的優(yōu)先級(jí)，建議盡量用CASE語(yǔ)句來(lái)替代。

3、防止變量被優(yōu)化

HDL綜合布線軟件會(huì)根據(jù)實(shí)際情況，自動(dòng)優(yōu)化代碼邏輯，可能存在將多個(gè)不同寄存器變量合并成一個(gè)寄存器變量的情況。

對(duì)于不希望被優(yōu)化的變量，可以在變量定義前，添加（* keep = "ture" *）

四、高扇出

高扇出問(wèn)題，原因是一個(gè)寄存器驅(qū)動(dòng)后級(jí)數(shù)超過(guò)了它本身的驅(qū)動(dòng)能力，導(dǎo)致延遲時(shí)間過(guò)大，不滿足時(shí)序。

1、使用max_fanout

在變量定義前，可以添加(* max_fanout = n *)，來(lái)設(shè)置變量的最大扇出數(shù)，超過(guò)這個(gè)扇出數(shù)，綜合軟件會(huì)自動(dòng)復(fù)制多份變量。

2、復(fù)位信號(hào)高扇出

復(fù)位信號(hào)是常見(jiàn)的高扇出問(wèn)題，主要解決辦法有：

（1）減少?gòu)?fù)位信號(hào)的使用，能使用使能信號(hào)控制的，就用使能信號(hào)。

（2）對(duì)于大型模塊，復(fù)位信號(hào)可以使用BUFG來(lái)驅(qū)動(dòng)復(fù)位信號(hào)，可以增加復(fù)位信號(hào)的驅(qū)動(dòng)能力

五、資源消耗

FPGA器件的整個(gè)工程資源消耗，不管是LUT還是BRAM等資源，建議不超過(guò)80%。

一旦資源消耗超過(guò)80%，在布線綜合時(shí)，就出現(xiàn)布線資源不夠，導(dǎo)致出現(xiàn)布線擁塞，從而出現(xiàn)了時(shí)序不收斂的情況。

布線擁塞也分為全局擁塞和局部擁塞，可能是高扇出信號(hào)過(guò)多，也可能是局部布線資源不夠用，導(dǎo)致時(shí)序路徑過(guò)長(zhǎng)。

1、優(yōu)化代碼邏輯，減少資源消耗。

在資源不夠用的情況下，建議檢查代碼是否可優(yōu)化，設(shè)置的RAM大小是否過(guò)大等等。

2、使用替代資源實(shí)現(xiàn)

在FPGA中實(shí)現(xiàn)RAM時(shí)，可以根據(jù)整個(gè)資源的使用情況，考慮使用Distributed RAM、URAM等資源來(lái)減少BRAM的消耗。

六、總結(jié)

本文分享了時(shí)序收斂的一些方法和思路，希望可以給大家?guī)?lái)一點(diǎn)啟發(fā)。