前面幾篇FPGA時(shí)序約束進(jìn)階篇，介紹了常用主時(shí)鐘約束、衍生時(shí)鐘約束、時(shí)鐘分組約束的設(shè)置，接下來(lái)介紹一下常用的另外兩個(gè)時(shí)序約束語(yǔ)法“偽路徑”和“多周期路徑”。

一、偽路徑

1、偽路徑的定義

FPGA開(kāi)發(fā)過(guò)程中軟件的綜合布線耗時(shí)很長(zhǎng)，這塊對(duì)FPGA產(chǎn)品開(kāi)發(fā)的進(jìn)度影響很大。

偽路徑表示該路徑實(shí)際存在，但該路徑的電路功能無(wú)須考慮時(shí)序約束。

通過(guò)定義偽路徑，通知vivado等FPGA開(kāi)發(fā)軟件無(wú)需對(duì)這些路徑進(jìn)行時(shí)序優(yōu)化布線。

這樣FPGA開(kāi)發(fā)軟件就會(huì)自動(dòng)跳過(guò)這部分路徑的優(yōu)化，可以減少綜合布線的優(yōu)化時(shí)間。

使用偽路徑命令可以有效地減少時(shí)序分析的復(fù)雜度，同時(shí)提高系統(tǒng)性能和可靠性。

2、偽路徑的應(yīng)用范圍

偽路徑主要應(yīng)用于異步時(shí)鐘或異步復(fù)位的情況下，例如：

• 跨時(shí)鐘域
• 異步復(fù)位邏輯
• 異步RAM

3、偽路徑的約束的寫(xiě)法

偽路徑約束語(yǔ)法為：

set_false_path [-setup] [-hold] [-from < node_list >] [-to < node_list >] [-through < node_list >]

這里需要注意：偽路徑約束是單向的，不是雙向的，如果兩個(gè)時(shí)鐘域相互之間都有數(shù)據(jù)傳輸，則需要對(duì)兩個(gè)方向的都做時(shí)序約束，如下所示：

set_false_path -from [get_clocks clk0] -to [get_clocks clk1]
set_false_path -from [get_clocks clk1] -to [get_clocks clk0]

或者這樣寫(xiě)也是可以的：

set_clock_groups -async -group [get_clocks clk1] -to [get_clocks clk2]

二、多周期路徑

默認(rèn)情況下FPGA開(kāi)發(fā)軟件默認(rèn)每條路徑都是單周期路徑，即從上一個(gè)寄存器到下一個(gè)寄存器的時(shí)間默認(rèn)為一個(gè)周期內(nèi)可達(dá)，并按照這個(gè)約定去布線優(yōu)化。

其實(shí)我們寫(xiě)的代碼基本默認(rèn)就是單周期的，時(shí)序達(dá)不到就拆分代碼邏輯，拆分成多個(gè)周期完成即可，則不需要做多周期路徑約束。

但有時(shí)也存在需要多周期路徑，設(shè)定這個(gè)路徑從起點(diǎn)到終點(diǎn)需要1個(gè)周期以上才能到達(dá)，這時(shí)就要進(jìn)行多周期約束，但這部分約束也用的少。

多周期約束語(yǔ)法：

set_multicycle_path < num_cycles > [-setup|-hold] [-start|-end]
                    [-from < startpoints >] [-to < endpoints >] [-through < pins|cells|nets >]

單時(shí)鐘域下，數(shù)據(jù)經(jīng)過(guò)N個(gè)周期從起點(diǎn)寄存器到達(dá)終點(diǎn)，約束如下：

set_multicycle_path N -setup -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]
set_multicycle_path N-1 -hold  -from [get_pins data0_reg/C]  -to [get_pins data1_reg/D]

三、總結(jié)

本文介紹了偽路徑和多周期路徑的使用，但要注意的是偽路徑約束不能濫用，只能用在一些異步時(shí)鐘或異步復(fù)位這些對(duì)于時(shí)序要求不高的路徑，對(duì)于關(guān)鍵路徑，不能用這個(gè)約束命令，還是要從HDL代碼來(lái)優(yōu)化。