IC設(shè)計(jì)：一種簡(jiǎn)單超時(shí)機(jī)制

在設(shè)計(jì)中，為了增加異常處理能力，保證設(shè)備的正常運(yùn)行，常常需要進(jìn)行超時(shí)判斷。

2023-10-19 標(biāo)簽：數(shù)據(jù)IC設(shè)計(jì)時(shí)鐘 617 0

寄存器寫(xiě)保護(hù)的需求和硬件實(shí)現(xiàn)

在軟件硬件交互的過(guò)程中，通常需要軟件（host）對(duì)特定地址的寄存器進(jìn)行寫(xiě)操作，告之硬件進(jìn)行特定的處理流程，我們?cè)凇禝C設(shè)計(jì)：軟硬件交互-polling》...

2023-10-17 標(biāo)簽：寄存器IC設(shè)計(jì)硬件 886 0

一顆芯片設(shè)計(jì)成型的主要四個(gè)部分

時(shí)序分析和驗(yàn)證時(shí)出現(xiàn)的錯(cuò)誤可能需要反復(fù)重做前面幾步才能解決，是一個(gè)多次迭代優(yōu)化的過(guò)程。 下面我來(lái)仔細(xì)介紹一下這六個(gè)步驟。

2023-10-17 標(biāo)簽：asicIC設(shè)計(jì)芯片設(shè)計(jì) 1546 0

IC設(shè)計(jì)：clock-gating綜合實(shí)現(xiàn)方案

當(dāng)CK為0時(shí)，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當(dāng)CK為1時(shí)，ECK 恒定為q(n)，即對(duì)應(yīng)的上一次C...

2023-10-16 標(biāo)簽：asic寄存器IC設(shè)計(jì) 2261 0

一文講透靜電保護(hù)(ESD)原理和設(shè)計(jì)

先來(lái)談靜電放電(ESD: Electrostatic Discharge)是什么?這應(yīng)該是造成所有電子元器件或集成電路系統(tǒng)造成過(guò)度電應(yīng)力破壞的主要元兇。

2023-10-13 標(biāo)簽：三極管二極管ESD 2057 0

Virtuoso中使用skill腳本實(shí)現(xiàn)不同pdk的替換

IC設(shè)計(jì)中，時(shí)常會(huì)遇到工藝替換的問(wèn)題，使用新工藝替換舊工藝，或者這家的換那家的。

2023-10-12 標(biāo)簽：IC設(shè)計(jì) 8129 0

數(shù)據(jù)選擇器的數(shù)字邏輯電路設(shè)計(jì)

在數(shù)字 IC 設(shè)計(jì)中，有時(shí)候需要從一組輸入數(shù)據(jù)中挑出某一個(gè)數(shù)據(jù)出來(lái)，比如，輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)

2023-10-09 標(biāo)簽：IC設(shè)計(jì)數(shù)字電路LUT 1862 0

比較器的數(shù)字邏輯電路設(shè)計(jì)

在**數(shù)字 IC 設(shè)計(jì)**中，總是需要對(duì)一些數(shù)據(jù)進(jìn)行 **大小的比較** ，例如比較兩個(gè)或者三個(gè)以上的數(shù)據(jù)的大小，接著進(jìn)行排序，最終輸出等等。

2023-10-09 標(biāo)簽：IC設(shè)計(jì)比較器二進(jìn)制 2586 0

初級(jí)數(shù)字IC設(shè)計(jì)-加法器

加法器（Adder）** 是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是** CPU **中** ALU **的核心部件（全加器）。

2023-10-09 標(biāo)簽：IC設(shè)計(jì)加法器半加器 1641 0

高級(jí)數(shù)字IC設(shè)計(jì)之灰度轉(zhuǎn)二值化設(shè)計(jì)

這是一個(gè)能夠成功上板實(shí)現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計(jì)，詳細(xì)的數(shù)據(jù)延時(shí)與信號(hào)延時(shí)如下所示

2023-10-09 標(biāo)簽：IC設(shè)計(jì)RGBVerilog語(yǔ)言 536 0

IC設(shè)計(jì)：寄存器寫(xiě)保護(hù)的以一種實(shí)現(xiàn)方式

在軟件硬件交互的過(guò)程中，通常需要軟件（host）對(duì)特定地址的寄存器進(jìn)行寫(xiě)操作，告之硬件進(jìn)行特定的處理流程。

2023-10-09 標(biāo)簽：寄存器IC設(shè)計(jì)RAM 1059 0

深度探討2.5D/3D封裝發(fā)展歷程

打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)。集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當(dāng)連接技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個(gè)過(guò)...

2023-10-08 標(biāo)簽：芯片集成電路IC設(shè)計(jì) 1531 0

國(guó)產(chǎn)EDA“夾縫”生存 集成電路設(shè)計(jì)和制造流程

EDA有著“芯片之母”稱號(hào)，一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺(tái)開(kāi)發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，三個(gè)設(shè)計(jì)與制造的主要階段均需要對(duì)應(yīng)...

2023-09-28 標(biāo)簽：集成電路IC設(shè)計(jì)西門(mén)子 2644 0

PCB中的微帶線和帶狀線是什么？有哪些區(qū)別？

PCB 通常使用兩種類型的傳輸線：微帶線和帶狀線。每條傳輸線都由信號(hào)走線和參考平面組成。

2023-09-28 標(biāo)簽：電容器IC設(shè)計(jì)電磁波 1.8萬(wàn) 0

RR輪詢調(diào)度？Verilog是如何實(shí)現(xiàn)RR輪詢調(diào)度的？

在設(shè)計(jì)中，我們經(jīng)常會(huì)用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個(gè)時(shí)間段內(nèi)的多個(gè)請(qǐng)求信號(hào)都能得到公平響應(yīng)。

2023-09-28 標(biāo)簽：寄存器IC設(shè)計(jì)鎖存器 4417 0

掩膜版用在哪里？怎樣制作掩膜版？

光掩膜版基本上是 IC 設(shè)計(jì)的“主模板”。掩模版有不同的尺寸。常見(jiàn)尺寸為 6 x 6 英寸一般的掩膜版由石英或玻璃基板組成。光掩膜版涂有不透明薄膜。更復(fù)...

2023-09-24 標(biāo)簽：集成電路半導(dǎo)體晶圓 4947 0

IC設(shè)計(jì)：接口X態(tài)隔離設(shè)計(jì)

雖然真實(shí)芯片中，寄存器初始狀態(tài)值只會(huì)為1或者為0。但是在RTL級(jí)仿真過(guò)程中X態(tài)的傳播經(jīng)常會(huì)給咱們?cè)斐珊芏嗦闊绮糠中盘?hào)期望為0，但是仿真結(jié)果顯示為X態(tài)。

2023-09-20 標(biāo)簽：寄存器IC設(shè)計(jì)RTL 847 0

數(shù)字IC設(shè)計(jì)中的異步FIFO簡(jiǎn)介

在大規(guī)模ASIC設(shè)計(jì)中，**多時(shí)鐘系統(tǒng)**通常是不可避免的，這會(huì)導(dǎo)致不同時(shí)鐘域中的數(shù)據(jù)傳輸問(wèn)題。

2023-09-20 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 1552 0

數(shù)字芯片設(shè)計(jì)流程

芯片設(shè)計(jì)分為前端設(shè)計(jì)和后端設(shè)計(jì)，前端設(shè)計(jì)也稱為邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱為物理設(shè)計(jì)。隨著DFT技術(shù)的發(fā)展，有的公司將DFT歸到前端設(shè)計(jì)，有的公司歸到后端設(shè)計(jì)...

2023-09-19 標(biāo)簽：IC設(shè)計(jì)芯片設(shè)計(jì)后端設(shè)計(jì) 4865 0