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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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FPGA圖像的亮暗調(diào)節(jié)之變暗調(diào)節(jié)

1基本原理真彩色圖像的顏色通道分為R，G，B。按照RGB888來講，三個通道分別為8bit，范圍為0-255。因為圖像數(shù)據(jù)是無符號的所以再亮暗調(diào)節(jié)的...

2021-06-10 標(biāo)簽：仿真圖像數(shù)據(jù)Verilog 2493 0

基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實例

下面給出一個基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實例，要求將輸入數(shù)據(jù)延遲 3 個時鐘周期再輸出，并給出對應(yīng)的 RTL 級結(jié)構(gòu)圖和仿真結(jié)果。（1）基...

2021-05-08 標(biāo)簽：fpga 電路圖 Verilog 2486 0

產(chǎn)生Congestion的主要原因

Congestion也分為幾種情況，和前端密切相關(guān)的是Logic Congestion（更多關(guān)于后端Congetsion問題，查看文末參考文章），主要原...

2022-08-18 標(biāo)簽：模塊寄存器 Verilog 2385 0

硬件開源編程利器MyHDL簡介

自從1995年Verilog HDL 1364-1995標(biāo)準(zhǔn)發(fā)布至今已經(jīng)20多年了，說他經(jīng)久不衰并不恰當(dāng)，主要是沒有新的語言可以替代，現(xiàn)今數(shù)字電路高速發(fā)...

2022-03-14 標(biāo)簽：Verilog HDL 編譯 2345 0

同步FIFO之Verilog實現(xiàn)

FIFO的分類根均FIFO工作的時鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘。在時鐘沿來臨時同時發(fā)生...

2022-11-01 標(biāo)簽：fifo Verilog 緩存器 2323 0

verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較

2010-06-05 標(biāo)簽：PS verilog 2289 0

使用Verilog/SystemVerilog硬件描述語言 (HDL) 練習(xí)數(shù)字硬件設(shè)計

給出了一個可以做16bit加法的模塊add16，實例化兩個add16以達(dá)到32bit加法的。

2022-09-15 標(biāo)簽：Verilog HDL 加法器 2233 0

形態(tài)學(xué)濾波算法的FPGA硬件實現(xiàn)

一、背景介紹基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理。實際使用中對...

2021-03-03 標(biāo)簽：fpga Verilog 濾波算法 2220 0

Verilog HDL指定用戶定義原語U D P的能力

定義U D P。U D P只能有一個輸出和一個或多個輸入。第一個端口必須是輸出端口。此外，輸出可以取值0、1或x(不允許取z值)。輸入中出現(xiàn)值z以x處理...

2021-04-08 標(biāo)簽：Verilog 變量選擇器 2174 0

Canny圖像算法仿真驗證原理與實現(xiàn)

先讀為快，以結(jié)果為導(dǎo)向，本期介紹Canny圖像算法仿真驗證，后續(xù)將介紹canny算法原理與實現(xiàn)，歡迎持續(xù)關(guān)注，公眾號設(shè)置星標(biāo)，不錯過每一次推送~ 一、簡...

2021-10-15 標(biāo)簽：仿真圖像 Verilog 2163 0

在SpinalHDL中如何優(yōu)雅地例化端口？

在編寫Verilog代碼時最痛苦的事情便是例化模塊時端口的連接，這時候的你我便成了連線工程師，本節(jié)就在SpinalHDL中如何像軟件調(diào)用方法那樣優(yōu)雅地例...

2021-06-16 標(biāo)簽：軟件 Verilog 2142 0

Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

摘要：通過設(shè)計實例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL...

2009-06-20 標(biāo)簽：fpga Verilog 2131 0

Uart協(xié)議及Verilog代碼

如果使用Xlinx的片子，建議使用全局時鐘資源（IBUFG后面連接BUFG的方法是最基本的全局時鐘資源的使用方法）

2022-07-31 標(biāo)簽：Verilog uart 代碼 2131 0

ASIC和FPGA的RTL編碼樣式

SystemVerilog既是一種硬件設(shè)計語言，也是一種硬件驗證語言。IEEE SystemVerilog官方標(biāo)準(zhǔn)沒有區(qū)分這兩個目標(biāo)，也沒有指定完整Sy...

2023-03-31 標(biāo)簽：IEEE asic 硬件 2110 0

基于Verilog簡易UART的FPGA/CPLD實現(xiàn)

在xo640上實現(xiàn)一個簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲，用FIFO實現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)...

2011-08-05 標(biāo)簽：FPGA CPLD Verilog 2058 0

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計與仿真　硬件描述語言Verilog為數(shù)字系統(tǒng)設(shè)計人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時，...

2010-02-04 標(biāo)簽：Verilog FS 2018 0

Verilog HDL提供了哪兩種類型的顯式時序控制

Verilog HDL提供了兩種類型的顯式時序控制：一種是延遲控制，即定義執(zhí)行語句的延遲時間；另一種是事件控制，只有當(dāng)某一事件發(fā)生時才允許該語句繼續(xù)向下...

2021-07-02 標(biāo)簽：仿真 Verilog HDL 1999 0

怎樣實現(xiàn)Verilog模擬PS2協(xié)議

PS2協(xié)議讀鍵盤值相當(dāng)簡單嘛，比模擬SPI、I2C簡單多了...下面介紹一下具體過程. 1.明確接線關(guān)系，只需接4根線，VCC要+5V，3.3我測試過...

2010-06-05 標(biāo)簽：PS Verilog 1936 0

Verilog HDL指定用戶定義原語UDP的能力介紹

用戶定義的原語在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。 U D ...

2021-03-05 標(biāo)簽：Verilog HDL 1877 0

PLD/FPGA硬件語言設(shè)計verilog HDL

在我國使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計的硬件C語言編譯軟件，雖然還不成熟...

2011-03-12 標(biāo)簽：FPGA verilog PLD 1863 2

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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