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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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eda技術(shù)與vhdl基礎(chǔ) eda的主要功能優(yōu)點(diǎn) 現(xiàn)代EDA技術(shù)的特點(diǎn)有哪些
EDA技術(shù)和VHDL是緊密相連的。在EDA設(shè)計(jì)中,VHDL通常用于描述數(shù)字電路的功能和行為,并通過邏輯分析器、仿真器等工具進(jìn)行仿真、分析和驗(yàn)證。EDA技...
2023-08-09 標(biāo)簽:電路設(shè)計(jì)仿真器eda 2266 0
基于VHDL文本的時(shí)序邏輯電路設(shè)計(jì)
用VHDL文本設(shè)計(jì)觸發(fā)器,觸發(fā)器的類型可任選一種。給出程序設(shè)計(jì)、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。
基于VHDL的串口RS232電路設(shè)計(jì) 隨著電子技術(shù)的發(fā)展,現(xiàn)場(chǎng)可編程門陣列 FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn),使得電子系統(tǒng)的設(shè)計(jì)者利用與器件相...
FPGA工程師手記:FPGA系統(tǒng)設(shè)計(jì)黃金法則
當(dāng)前業(yè)內(nèi)領(lǐng)先的FPGA公司里工作的應(yīng)用工程師每天都會(huì)面對(duì)很多設(shè)計(jì)問題,而且他們已經(jīng)提出了一些將令你的設(shè)計(jì)工作變得更輕松的設(shè)計(jì)指導(dǎo)原則和解決方案。掌握FP...
2013-07-17 標(biāo)簽:FPGAFPGA設(shè)計(jì)C語言 2230 0
采用VHDL語言和EDA工具實(shí)現(xiàn)超高頻射頻標(biāo)簽數(shù)字電路
在研究讀寫器和射頻標(biāo)簽通信過程的基礎(chǔ)上,結(jié)合EPC C1G2協(xié)議以及ISO/IEC18000.6協(xié)議, 采用VHDL語言設(shè)計(jì)出一種應(yīng)用于超高頻段的射頻標(biāo)...
采用VHDL語言結(jié)合CPLD器件實(shí)現(xiàn)異步串行通訊控制器的設(shè)計(jì)
串行通信實(shí)際上就是兩臺(tái)電子設(shè)備之間一位一位地發(fā)送和接收數(shù)據(jù),它分為同步通信和異步通信兩類。異步串行通信無需數(shù)據(jù)時(shí)鐘、幀同步時(shí)鐘等時(shí)鐘信號(hào),數(shù)據(jù)的發(fā)送和接...
采用VHDL語言實(shí)現(xiàn)卷積碼編解碼器設(shè)計(jì)
數(shù)字信息在有噪信道中傳輸時(shí),會(huì)受到噪聲干擾的影響,誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo),在合理設(shè)計(jì)基帶信號(hào),選擇調(diào)制、解調(diào)方...
采用VHDL語言與FPGA實(shí)現(xiàn)衛(wèi)星同步數(shù)字復(fù)接系統(tǒng)的設(shè)計(jì)
便攜式衛(wèi)星通信,要求實(shí)現(xiàn)平臺(tái)集成度高、速度快、功耗小、體積小和成本低?,F(xiàn)場(chǎng)可編程門陣列(FPGA) 在結(jié)構(gòu)上由邏輯功能塊排列為陣列,并由可編程的內(nèi)部連線...
采用VHDL預(yù)言實(shí)現(xiàn)基于Petri網(wǎng)的并行控制器設(shè)計(jì)并進(jìn)行仿真驗(yàn)證
Petri網(wǎng)是離散事件系統(tǒng)建模的重要工具,本文使用硬件描述語言VHDL實(shí)現(xiàn)了基于Petri網(wǎng)的并行控制器。文中通過一個(gè)液位控制系統(tǒng)實(shí)例具體介紹了這一方法...
在FPGA芯片上使用VHDL語言實(shí)現(xiàn)UART模塊的設(shè)計(jì)
在數(shù)據(jù)采集系統(tǒng)中, 常需要進(jìn)行異步串行數(shù)據(jù)傳輸,目前廣泛使用的RS232異步串行接口,如8250、NS16450等專用集成芯片,雖然使用簡(jiǎn)單,卻有占用電...
基于EP1C6Q240C8的FPGA芯片實(shí)現(xiàn)電子測(cè)試系統(tǒng)的設(shè)計(jì)
本文采用的是ALTERA公司的EP1C6Q240C8型號(hào)的FPGA,整個(gè)體統(tǒng)采用模塊化設(shè)計(jì)的思想,將各個(gè)模塊用VHDL語言描述出來再進(jìn)行連接。
基于梯形圖的VHDL設(shè)計(jì)方法進(jìn)行CPLD的開發(fā)設(shè)計(jì)
順序控制邏輯電路廣泛應(yīng)用于機(jī)器人、全自動(dòng)家用電器、工業(yè)自動(dòng)化設(shè)備及其它自動(dòng)化裝置中,它常采用CPLD器件進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)。
VHDL與Verilog硬件描述語言TestBench的編寫
VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計(jì)中使用的非常普遍,無論是哪種語言,仿真都是必不可少的。而且隨著設(shè)計(jì)復(fù)雜度的提高,仿真工具的重要性就越...
圖像傳感器TCDl206的特點(diǎn)結(jié)構(gòu)分析及通過VHDL實(shí)現(xiàn)驅(qū)動(dòng)脈沖的設(shè)計(jì)
TCDl206是二相電極的雙溝道線型CCD,其結(jié)構(gòu)原理如圖1所示。中間一排是由多個(gè)光敏二極管構(gòu)成的光敏陣列,有效單元為2 160位,其作用是接收照射到C...
EDA技術(shù)在數(shù)字電路設(shè)計(jì)方案中的影響
隨著科學(xué)研究與技術(shù)開發(fā)市場(chǎng)化,采用傳統(tǒng)電子設(shè)計(jì)手段在較短時(shí)間內(nèi)完成復(fù)雜電子系統(tǒng)設(shè)計(jì),已經(jīng)越來越難完成了。EDA(EleCTRonICs Design A...
基于FPGA的USB接口控制器設(shè)計(jì)(VHDL)
由于 PDIUSBD12 在讀寫時(shí)序上有時(shí)間限制,例如每次讀寫操作之間的間隔不能小于 500ns,而 FPGA 的系統(tǒng)時(shí)鐘一般頻率都比較高,所以不能直接...
基于FPGA的用VHDL語言描述的顯示控制器設(shè)計(jì)
隨著CCD(電荷耦合器件)和CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)圖像傳感器制造工藝的發(fā)展,圖像傳感器的分辨率越來越高,如果要實(shí)時(shí)顯示圖像傳感器采集到的圖像...
使用C語言和VHDL語言在高速大容量固態(tài)存儲(chǔ)器實(shí)現(xiàn)ECC算法
評(píng)價(jià)存儲(chǔ)器的一個(gè)重要指標(biāo)就是它的可靠性,在一般的數(shù)據(jù)存儲(chǔ)中,幾個(gè)位的錯(cuò)誤可能不是很關(guān)鍵的問題,如果但是發(fā)生在某個(gè)敏感的數(shù)據(jù)上,這個(gè)小小的故障可能會(huì)導(dǎo)致嚴(yán)...
采用復(fù)雜控制邏輯器件和VHDL語言實(shí)現(xiàn)曼徹斯特編解碼器的設(shè)計(jì)
雖然計(jì)算機(jī)通信的方法和手段多種多樣,但都必須依靠數(shù)據(jù)通信技術(shù)。數(shù)據(jù)通信就是將數(shù)據(jù)信號(hào)加到數(shù)據(jù)傳輸信道上進(jìn)行傳輸,并在接收點(diǎn)將原始發(fā)送的數(shù)據(jù)正確地恢復(fù)過來...
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