隨著模數(shù)轉(zhuǎn)換器（ADC）設(shè)計和架構(gòu)不斷改進，使用更小幾何形狀的工藝節(jié)點，一類新的GHz ADC產(chǎn)品開始出現(xiàn)。ADC能夠以GHz及以上的速率直接進行RF采樣，沒有交錯偽影，為通信系統(tǒng)、儀器儀表和雷達應用的直接RF數(shù)字化系統(tǒng)提供了新的解決方案。以前，這些解決方案需要多級濾波、頻率合成器和混頻器將輸入信號轉(zhuǎn)換為參考頻率，然后由ADC以100s的MSPS轉(zhuǎn)換速率進行數(shù)字化。現(xiàn)在，直接RF采樣可以通過最先進的寬帶ADC技術(shù)實現(xiàn)。請記住，速度雖然重要，但并不是設(shè)計中要考慮的唯一性能因素。應同等考慮動態(tài)范圍和頻譜噪聲。我們將在以后的文章中探討這些性能維度。

不久前，唯一能夠以GSPS（每秒千兆采樣）速度運行的單片ADC架構(gòu)是具有1位或<>位分辨率的閃存轉(zhuǎn)換器。它們耗電大，由于閃存架構(gòu)的幾何尺寸和功耗限制權(quán)衡，通常無法提供超過 <> 位的有效位數(shù) （ENOB）。能夠?qū)Ω哂?> GHz的更高動態(tài)范圍模擬輸入信號進行采樣的唯一方法是將多個高速ADC內(nèi)核與采樣時鐘交錯，采樣時鐘與每個內(nèi)核交錯相位，具有精確的精度或占空比。模擬輸入需要被分割和混頻到每個ADC，這為新的信號噪聲進入信號鏈并降低輸入功率提供了機會。雖然這種方法可以為某些應用提供足夠的結(jié)果，但設(shè)計很復雜，并且在輸出頻域中會產(chǎn)生令人討厭的、不需要的交錯偽影，需要對它們進行數(shù)字濾波。

快，還是半快？

交錯“雜散”可以在快速傅里葉變換（FFT）的頻率響應中看到，其中每個內(nèi)部交錯ADC內(nèi)核的輸入失調(diào)、增益、帶寬和采樣時序并不完全匹配。這給系統(tǒng)工程師帶來了額外的規(guī)劃復雜性，他們需要預先確定交錯偽影的頻率，并在數(shù)字后處理中避免或消除它們。由于每個ADC內(nèi)核都是分立的，因此在生產(chǎn)中的系統(tǒng)生命周期內(nèi)，這些性能參數(shù)之間可能存在很大的制造不匹配差異。這些失配會導致輸入信號周期性不平衡，交錯式ADC的輸出端會出現(xiàn)雜散頻率。

專有的ADC技術(shù)現(xiàn)在可以利用先進的架構(gòu)和算法，防止雙通道和四通道交錯ADC中出現(xiàn)的問題?，F(xiàn)在，無需在半速下使用兩個交錯式ADC，并增加偽影，現(xiàn)在可以在單個ADC中全速實現(xiàn)性能，而無需交錯雜散。工廠調(diào)整算法和片內(nèi)校準可確保每個ADC按照預期的高性能標準運行，而不是暴露于多個分立交錯內(nèi)核的失配差異。

當在其他頻譜純FFT中觀察到雜散頻率時，這會降低載波信號相對于其他噪聲的可用無雜散動態(tài)范圍（SFDR）。為了改善GSPS ADC的SFDR，新的架構(gòu)和算法現(xiàn)在正在出現(xiàn)，而不僅僅是使用交錯內(nèi)核。這消除了系統(tǒng)工程師的負擔，即必須識別和消除不需要的交錯雜散的專用ADC后處理例程。

圖1.寬帶2.5 GSPS ADC的FFT顯示高性能SFDR，沒有交錯偽像，而交錯偽像在高速ADC中歷來存在問題

簡化路由

具有 10、12 或 14 位分辨率的千兆采樣轉(zhuǎn)換器會快速生成大量輸出數(shù)據(jù)。對于30.1 GSPS、2位ADC，使用低壓差分擺幅（LVDS）數(shù)據(jù)可能需要5個并行通道的12 Gbps數(shù)據(jù)。

每個ADC處理30個差分LVDS對可能很難在系統(tǒng)布局上布線和保持匹配長度。使用JESD204B（專為轉(zhuǎn)換器接口設(shè)計的高速串行/反序列化（SERDES）標準）可以僅通過<>個或<>個差分通道發(fā)送等效數(shù)據(jù)。

JESD204B提供了一種在更少的數(shù)據(jù)線上高速輸出數(shù)據(jù)的方法，而沒有許多高速LVDS通道的時序板復雜性。由于通過JESD204B發(fā)送的數(shù)據(jù)基于嵌入式時鐘和控制字符進行成幀，因此較低計數(shù)串行通道的路由比LVDS更能容忍時序偏差，如圖2所示。這樣就無需花費大量時間來調(diào)整系統(tǒng) PCB 每個 I/O 上的輸出時序。此外，JESD204B還提供輔助數(shù)據(jù)的信息“控制位”，可以附加到每個模擬樣品中，以幫助表征下游處理。通過這種方式，可以為每個樣本標記觸發(fā)時間戳和超量程條件，以便后端FPGA可以進一步了解數(shù)據(jù)對齊及其有效性。

圖2.JESD204B成幀協(xié)議允許數(shù)據(jù)通道之間和PCB布線內(nèi)出現(xiàn)明顯的時序偏差。FPGA 可以使用內(nèi)部緩沖器延遲重新對齊數(shù)據(jù)和樣本。

超量程檢測

自適應增益算法對于能夠調(diào)整模擬輸入信號的幅度非常重要，因為飽和ADC輸入基本上會使系統(tǒng)在破譯信號的能力方面失明。理想情況下，增益自適應反饋環(huán)路應盡可能快。無論高速ADC輸出是基于LVDS還是使用JESD204B，該數(shù)字輸出增加的延遲通常都太長，無法等待以接收飽和數(shù)據(jù)、檢測問題并對條件做出反應。

此問題的一個解決方案是在ADC內(nèi)核本身內(nèi)使用可變電平比較，并在發(fā)生超量程情況時直接發(fā)送即時輸出標志。這種技術(shù)繞過了較長的后端輸出級的延遲，從而縮短了放大器的反饋時間，從而實現(xiàn)更快的自適應增益周期。除了這種“快速超量程檢測”輸出外，還可以使用JESD204B接口在超量程樣本后附加警報位，以便下游系統(tǒng)處理對數(shù)據(jù)做出適當?shù)臎Q策。

調(diào)優(yōu)、篩選和抽取 — 如何處理所有數(shù)據(jù)

寬帶ADC可以提供寬帶采樣的優(yōu)勢，但也可以提供比某些應用所需的更多的數(shù)據(jù)。對于那些需要高采樣速率但不需要觀察大頻譜的系統(tǒng)，數(shù)字下變頻（DDC）允許使用子采樣和濾波策略來抽取GSPS ADC輸出的數(shù)據(jù)量。然后，下游處理觀察到頻譜的較小部分。

雖然DDC通常在信號鏈中的ADC之后實現(xiàn)，這不僅會消耗FPGA中的更多資源，而且還需要在ADC和FPGA之間傳輸全帶寬。DDC濾波可以在ADC內(nèi)完成，而不是在FPGA中傳輸和處理采樣數(shù)據(jù)，以僅查看總帶寬的1/8或1/16。

當與合成數(shù)控振蕩器（NCO）結(jié)合使用時，轉(zhuǎn)換器DDC濾波器在頻段中的精確位置可以通過精確的分辨率進行調(diào)整。這允許較低的輸出速率，并且無需在FPGA上移動和處理大量不需要的數(shù)據(jù)。當有兩個DDC可用時，每個DDC都有一個獨特的NCO，它們可以交替地跨頻譜進行步進以掃描預期信號，而不會損失可見性。這可能是某些雷達應用中的典型用途。

圖3.9625位、2.5 GSPS ADC AD12-2.5的框圖

ADI公司的AD9625-2.5 12位、2.5 GSPS ADC在寬帶寬范圍內(nèi)提供優(yōu)于–75 dBC SFDR性能，噪聲頻譜密度為150 dBFS/Hz。 ADI專有技術(shù)可實現(xiàn)這種性能，而不會出現(xiàn)采樣速率高于1.5 GSPS的GHz ADC通?？梢钥吹降慕诲e偽像。帶有寬帶調(diào)諧器的可選雙抽取下變頻濾波器路徑使系統(tǒng)設(shè)計人員能夠僅觀察 1/8 或 1/16 的全頻譜帶寬，每個帶寬都具有獨立的 10 位 NCO 放置分辨率。AD9625使用多達204個通道的JESD204B輸出接口，從而減輕了LVDS對典型的匹配走線布線具有挑戰(zhàn)性布局的需求。此外，設(shè)計人員還可以利用JESD<>B的優(yōu)勢，如低引腳數(shù)輸出、諧波幀時鐘、每個樣本的控制位信息和確定性延遲。

總之，GHz ADC產(chǎn)品和系統(tǒng)的趨勢部分是由更小的幾何形狀的工藝節(jié)點推動的，這些節(jié)點在未來十年內(nèi)只會縮小尺寸。這將產(chǎn)生對更多能夠直接RF轉(zhuǎn)換的ADC的需求，從而簡化架構(gòu)并將設(shè)計時間控制在合理的范圍內(nèi)。正是這種速度、簡化設(shè)計以及動態(tài)范圍和低噪聲等其他性能因素的結(jié)合，將把先進的寬帶ADC技術(shù)推向一個新的水平，甚至更高。

審核編輯：郭婷