7納米制程節(jié)點(diǎn)將是半導(dǎo)體廠推進(jìn)摩爾定律（Moore’s Law）的下一重要關(guān)卡。半導(dǎo)體進(jìn)入7納米節(jié)點(diǎn)后，前段與后段制程皆將面臨更嚴(yán)峻的挑戰(zhàn)，半導(dǎo)體廠已加緊研發(fā)新的元件設(shè)計架構(gòu)，以及金屬導(dǎo)線等材料，期兼顧尺寸、功耗及運(yùn)算效能表現(xiàn)。

　　臺積電預(yù)告2017年第二季10納米芯片將會量產(chǎn)，7納米制程的量產(chǎn)時間點(diǎn)則將落在2018年上半。反觀英特爾（Intel），其10納米制程量產(chǎn)時間確定將延后到2017下半年。但英特爾高層強(qiáng)調(diào)，7納米制程才是決勝關(guān)鍵，因為7納米的制程技術(shù)與材料將會有重大改變。

　?。跕B］元件設(shè)計/新材料整合難度飆高　半導(dǎo)體決戰(zhàn)關(guān)鍵7納米［@C］

　　比較雙方未來的制程藍(lán)圖時間表，臺積電幾乎確認(rèn)將于10納米制程節(jié)點(diǎn)時超越英特爾。但英特爾財務(wù)長Stacy Smith在2016年Morgan Stanley技術(shù)會議上強(qiáng)調(diào)，7納米制程才是彼此決勝的關(guān)鍵點(diǎn)，并強(qiáng)調(diào)7納米的制程技術(shù)與材料與過去相比，將會有重大突破。

　　過去，在90納米制程開發(fā)時，就有不少聲音傳出半導(dǎo)體制程發(fā)展將碰觸到物理極限，難以繼續(xù)發(fā)展下去，如今也已順利地走到10納米，更甚至到7或是5納米制程節(jié)點(diǎn)，以過去的我們而言的確是難以想像。

　　英特爾在技術(shù)會議上的這一番談話，引起我們對未來科技無限想像的空間，到底英特爾將會引進(jìn)什么樣的革新技術(shù)？以及未來在制程發(fā)展上可能會遭遇到什么樣的挑戰(zhàn)？本文將會試著從半導(dǎo)體制程的前段（元件部分）、后段（金屬導(dǎo)線）以及市場規(guī)模等因素來探討先進(jìn)制程未來可能面臨的挑戰(zhàn)，以及對應(yīng)的解決辦法。

　　閘極設(shè)計走向全包覆結(jié)構(gòu)

　　半導(dǎo)體前段制程的挑戰(zhàn)，不外乎是不斷微縮閘極線寬，在固定的單位面積之下增加電晶體數(shù)目。不過，隨著閘極線寬縮小，氧化層厚度跟著縮減，導(dǎo)致絕緣效果降低，使得漏電流成為令業(yè)界困擾不已的副作用。半導(dǎo)體制造業(yè)者在28納米制程節(jié)點(diǎn)導(dǎo)入的高介電常數(shù)金屬閘極（High-k Metal Gate， HKMG），即是利用高介電常數(shù)材料來增加電容值，以達(dá)到降低漏電流的目的。其關(guān)系函式如下：

　　根據(jù)這樣的理論，增加絕緣層的表面積亦是一種改善漏電流現(xiàn)象的方法。鰭式場效電晶體（Fin Field Effect Transistor， FinFET）即是藉由增加絕緣層的表面積來增加電容值，降低漏電流以達(dá)到降低功耗的目的，如圖1所示。

　　圖1　傳統(tǒng)平面式（左）與鰭式場效電晶體（右） 圖片來源：IDF， Intel Development Forum（2011）

　　圖2為未來電晶體科技發(fā)展藍(lán)圖與挑戰(zhàn)。鰭式場效電晶體為三面控制，在5或是3納米制程中，為了再增加絕緣層面積，全包覆式閘極（Gate All Around， GAA）將亦是發(fā)展的選項之一。但結(jié)構(gòu)體越復(fù)雜，將會增加蝕刻、化學(xué)機(jī)械研磨與原子層沉積等制程的難度，缺陷檢測（Defect Inspection）亦會面臨到挑戰(zhàn)，能否符合量產(chǎn)的條件與利益將會是未來發(fā)展的目標(biāo)。

　　圖2　未來電晶體科技發(fā)展藍(lán)圖與挑戰(zhàn) 圖片來源：Applied Materials（2013）

　　III-V族、矽鍺材料呼聲高　然物理挑戰(zhàn)艱巨

　　改變通道材料亦是增加IC運(yùn)算效能與降低功耗的選項之一，電晶體的工作原理為在閘極施予一固定電壓，使通道形成，電流即可通過。在數(shù)位電路中，藉由電流通過與否，便可代表邏輯的1或0。

　　過去通道的材料主要為矽，然而矽的電子遷移率（Electron Mobility）已不符需求，為了進(jìn)一步提升運(yùn)算速度，尋找新的通道材料已刻不容緩。一般認(rèn)為，從10納米以后，III-V族或是矽鍺（SiGe）等高電子（電洞）遷移率的材料將開始陸續(xù)登上先進(jìn)制程的舞臺。

　　圖2清楚指出10納米與7納米將會使用SiGe作為通道材料。鍺的電子遷移率為矽的2～4倍，電洞遷移率（Hole Mobility）則為6倍，這是鍺受到青睞的主要原因，IBM（現(xiàn)已并入Global Foundries）在矽鍺制程上的著墨與研究甚多。

　　III-V族的電子遷移率則更勝鍺一籌，約為矽的10～30倍，但美中不足的是III-V族的電洞遷移率相當(dāng)?shù)牡汀膱D2可看出，n型通道將會選擇III-V族作為使用材料，并結(jié)合鍺作為p型通道，以提高運(yùn)算速度。

　　但要將SiGe或是III-V族應(yīng)用在現(xiàn)行的CMOS制程仍有相當(dāng)多的挑戰(zhàn)，例如非矽通道材料要如何在不同的熱膨脹系數(shù)、晶格常數(shù)與晶型等情況下，完美地在大面積矽基板上均勻植入，即是一個不小的挑戰(zhàn)。此外，III-V族與鍺材料的能隙（Bandgap）較窄，于較高電場時容易有穿隧效應(yīng)出現(xiàn)，在越小型元件的閘極中，更容易有漏電流的產(chǎn)生，亦是另一個待解的課題。

　?。跕B］后段制程面臨微影、材料雙重挑戰(zhàn) ［@C］ 后段制程面臨微影、材料雙重挑戰(zhàn)

　　0.13微米之前是使用鋁作為導(dǎo)線的材料，但I(xiàn)BM在此技術(shù)節(jié)點(diǎn)時，導(dǎo)入了劃時代的銅制程技術(shù)，金屬導(dǎo)線的電阻率因此大大地下降（表1），訊號傳輸?shù)乃俣扰c功耗將因此有長足的進(jìn)步。

　　為何不在一開始就選擇銅作為導(dǎo)線的材料？原因是銅離子的擴(kuò)散系數(shù)高，容易鉆入介電或是矽材料中，導(dǎo)致IC的電性飄移以及制程腔體遭到污染，難以控制。IBM研發(fā)出雙鑲崁法（Dual Damascene），先蝕刻出金屬導(dǎo)線所需之溝槽與洞（Trench & Via），并沉積一層薄的阻擋層（Barrier）與襯墊層（Liner），之后再將銅回填，防止銅離子擴(kuò)散。與過去的直接對鋁金屬進(jìn)行蝕刻是完全相反的流程。雙鑲崁法如圖3所示。

　　圖3　雙鑲崁法制程示意圖

　　隨著線寬的微縮，對于黃光微影與蝕刻的挑戰(zhàn)當(dāng)然不在話下，曝光顯影的線寬一致性（Uniformity），光阻材料（Photo Resist， PR）的選擇，都將會影響到后續(xù)蝕刻的結(jié)果。蝕刻后導(dǎo)線的線邊緣粗糙度（Line Edge Roughness， LER），與導(dǎo)線蝕刻的臨界尺寸（Critical Dimension， CD）與其整片晶圓一致性等最基本的要求，都是不小的挑戰(zhàn)。

　　后段制程另外一個主要的挑戰(zhàn)則是前文所提到銅離子擴(kuò)散。目前阻擋層的主要材料是氮化鉭（TaN），并在阻擋層之上再沉積襯墊層，作為銅與阻擋層之間的黏著層（Adhesion Layer），一般來說是使用鉭（Ta）。

　　然而，鉭沉積的覆蓋均勻性不佳，容易造成導(dǎo)線溝槽的堵塞，20納米節(jié)點(diǎn)以前因?qū)Ь€的深寬比（Aspect Ratio， AR）較低而尚可接受，但隨著制程的演進(jìn)，導(dǎo)線線寬縮小導(dǎo)致深寬比越來越高，鉭沉積的不均勻所造成的縮口將會被嚴(yán)重突顯出來，后端導(dǎo)致銅電鍍出現(xiàn)困難，容易產(chǎn)生孔洞（Void）現(xiàn)象，在可靠度測試（Reliability Test）時容易失敗。另外，鉭的不均勻性容易造成溝槽填充材料大部份是鉭而不是銅，由于鉭金屬導(dǎo)線的阻值將會大幅上升，抵銷原先銅導(dǎo)線所帶來的好處，其示意如圖4所示。

　　圖4　金屬導(dǎo)線制程發(fā)展藍(lán)圖

　　前文提到襯墊層必需具有低電阻率、良好的覆蓋均勻性、是銅的良好黏著層等重要特性，鉭在20納米節(jié)點(diǎn)以下已無法符合制程的需求，找出新的材料已經(jīng)刻不容緩。

　　鈷（Cobalt， Co）與釕（Ruthenium， Ru）是目前最被看好的候選材料。鈷是相當(dāng)不錯的襯墊層，具有比鉭更低的電阻率，對銅而言是亦是不錯的黏著層，且在電鍍銅時具有連續(xù)性，不容易造成孔洞現(xiàn)象出現(xiàn)。但鈷襯墊層也有其不理想之處，主要是因為銅的腐蝕電位高于鈷，因此在銅、鈷的接觸面上，容易造成鈷的腐蝕，此現(xiàn)象稱為電流腐蝕（Galvanic Corrosion），亦稱為伽凡尼腐蝕。

　　解決電流腐蝕的問題必須從化學(xué)機(jī)械研磨（Chemical Mechanical Polish， CMP）的與后清洗（Post CMP Clean）著手，使用特殊的化學(xué)原料改變銅與鈷之間的腐蝕電位，以降低或消除腐蝕現(xiàn)象。目前預(yù)估鈷襯墊層將可延伸到10納米制程節(jié)點(diǎn)。

　　接著在7納米，阻擋層與襯墊層的候選材料將有可能是釕，銅可以直接在釕上電鍍，并有效阻擋銅離子對介電層的擴(kuò)散，如圖5所示。

　　圖5　釕阻擋層材料示意圖 圖片來源：IITC（2012）

　　不過，釕跟鈷在與銅接觸時，一樣都會有電流腐蝕問題，只是釕的情況與鈷恰巧相反，釕的腐蝕電位高于銅，因此銅金屬將會被腐蝕。另外，釕的硬度相當(dāng)高，且化學(xué)性質(zhì)穩(wěn)定，不容易與其它化學(xué)成份反應(yīng)，只有使用類似像過碘酸鉀（KIO4）這種強(qiáng)氧化劑（過去是使用雙氧水作為氧化劑）才可使其氧化，以提高研磨率（大約100～150A/min）。釕的物理與化學(xué)特性，為化學(xué)機(jī)械研磨制程帶來不小的挑戰(zhàn)，目前業(yè)界還在尋找適當(dāng)?shù)慕鉀Q辦法。