無線RF接收器在許多應(yīng)用中都會(huì)用到，包括無線安全系統(tǒng)、工業(yè)監(jiān)控、儀表讀數(shù)和家庭自動(dòng)化等等。過去，半導(dǎo)體供應(yīng)商主要使用模擬設(shè)計(jì)來構(gòu)建這些接收器。如今，供應(yīng)商正在轉(zhuǎn)換到數(shù)字和混合信號設(shè)計(jì)，以期降低功耗和簡化與其他組件的集成。

對于基于模型的設(shè)計(jì)，Semtech工程師擴(kuò)展了對MathWorks工具的使用，目的是為了過渡至數(shù)字平臺(tái)。多年來，工程師使用MATLAB和Filter Design HDL Coder為濾波器建模和生成HDL代碼。在最近的項(xiàng)目中，他們使用了Simulink和HDL Coder為整個(gè)設(shè)計(jì)生成VHDL。

Semtech SX1231 無線收發(fā)器

挑戰(zhàn)

Semtech工程師需要使用低IF架構(gòu)為頻移鍵控(FSK)和最小頻移鍵控(MSK)解調(diào)開發(fā)數(shù)字接收器鏈。他們希望在工程的先期研究階段，就針對性能、功耗和布局等性能，評估多種設(shè)計(jì)。為每個(gè)設(shè)計(jì)備選方案編寫VHDL較為費(fèi)時(shí)，而且限制了團(tuán)隊(duì)可以考慮的備選方案數(shù)量。

除了原型制作階段外，Semtech工程師希望改善傳統(tǒng)的產(chǎn)品代碼開發(fā)工作流程?！皩ο到y(tǒng)進(jìn)行建模，確保它們符合要求之后，我們以往是在VHDL中重新實(shí)現(xiàn)模型，然后在新工具中重新執(zhí)行仿真”，Prianon說道。“這樣做隨時(shí)都有可能引入錯(cuò)誤，并且我們永遠(yuǎn)無法保證模型完全與新的VHDL代碼一致?！?/p>

解決方案

Semtech使用MathWorks工具進(jìn)行基于模型的設(shè)計(jì)，來快速探索和評估各種設(shè)計(jì)思想，自動(dòng)生成產(chǎn)品級VHDL代碼，改善工程師團(tuán)隊(duì)之間的協(xié)作，從而加快用于FSK和MSK解調(diào)的數(shù)字接收器鏈開發(fā)。

在先期研究階段，Semtech工程師根據(jù)系統(tǒng)需求規(guī)范在Simulink中創(chuàng)建了浮點(diǎn)模型。他們使用來自Communications System Toolbox中的模塊對信道中的噪音進(jìn)行建模，并實(shí)現(xiàn)FSK和MSK解調(diào)。

借助Signal Processing Toolbox以及DSP System Toolbox，一位工程師設(shè)計(jì)并分析了級聯(lián)積分梳狀(CIC)和有限脈沖響應(yīng)(FIR)數(shù)字濾波器，而另一位工程師則使用Simulink分析設(shè)計(jì)sigma-delta模數(shù)轉(zhuǎn)換器(ADC)、鎖相環(huán)路(PLL)以及整個(gè)系統(tǒng)的其他部分。

一旦分別完成數(shù)字接收器鏈的各個(gè)部分的仿真，工程師就可以相互共享Simulink模型，從而在完成系統(tǒng)集成之前驗(yàn)證自己的組件設(shè)計(jì)是否可以共同工作。

“手工編寫VHDL沒有任何優(yōu)勢可言。編寫VHDL是一件非?？菰锏氖虑椋€需要驗(yàn)證手寫代碼。利用Simulink和HDL Coder，一旦完成對模型的仿真，就可以直接自動(dòng)生成VHDL，并使用FPGA進(jìn)行原型驗(yàn)證。這樣可以節(jié)省大量時(shí)間，并且生成的代碼還包含一些我們未曾想到的優(yōu)化?！?/p>

—— Frantz Prianon, Semtech

工程師運(yùn)行仿真來驗(yàn)證設(shè)計(jì)，并使用Communications System Toolbox中的誤碼率計(jì)算模塊來計(jì)算誤碼率。

借助Fixed-Point Designer，他們將設(shè)計(jì)從浮點(diǎn)轉(zhuǎn)變?yōu)楣潭c(diǎn)表示形式，從而進(jìn)行比特位級的仿真。

Semtech工程師使用HDL Coder從完整的接收器鏈的Simulink模型生成VHDL。為了驗(yàn)證VHDL，他們使用了HDL Verifier來通過Mentor Graphics Questa仿真器聯(lián)合仿真以驗(yàn)證其Simulink設(shè)計(jì)與生成VHDL代碼的一致性。

結(jié)果

創(chuàng)建原型的速度提高了50%?！霸谖覀冏孕芯帉慥HDL時(shí)，通常需要兩個(gè)月才能創(chuàng)建FPGA原型”，Prianon說道?！敖柚鶶imulink和HDL Coder，我們無需再對每個(gè)模塊進(jìn)行繁瑣的手動(dòng)編碼，只需數(shù)周便可創(chuàng)建原型。

驗(yàn)證時(shí)間從數(shù)周縮短為數(shù)天?！霸谥暗捻?xiàng)目中，我們至少需要花兩周時(shí)間來編寫用于驗(yàn)證VHDL的測試用例”，Prianon回想說?！敖柚鶫DL Verifier，我們可以進(jìn)行聯(lián)合仿真，測試模型中的多個(gè)關(guān)鍵點(diǎn)，并驗(yàn)證VHDL，通常不到一天就可以完成。”

最終交付經(jīng)過優(yōu)化、性能更佳的設(shè)計(jì)?；谀Ｐ偷脑O(shè)計(jì)讓Semtech可以將從需求到下線的開發(fā)時(shí)間縮短 33%?！拔覀冇霉?jié)省下來的時(shí)間改善設(shè)計(jì)”，Prianon說?！癕athWorks工具讓我們可以探索更多備選方案和新功能，最終提供優(yōu)化更好、效果更佳的設(shè)計(jì)?！?/p>