從英特爾所揭露的技術(shù)資料可看出，F(xiàn)overos本身就是一種3D IC技術(shù)，透過硅穿孔(Through-Silicon Via, TSV)技術(shù)與微凸塊(micro-bumps)搭配，把不同的邏輯芯片堆疊起來。

其架構(gòu)概念就是在一塊基礎(chǔ)的運(yùn)算微芯片(compute chiplet)上，以TSV加上微凸塊的方式，堆疊其他的運(yùn)算晶粒(die)和微芯片(chiplets)，例如GPU和記憶體，甚至是RF元件等，最后再把整個(gè)結(jié)構(gòu)打包封裝。

而英特爾目前所使用的制程已達(dá)到10納米，預(yù)計(jì)也可以順利推進(jìn)至7納米，也此透過此3D封裝技術(shù)，將可在單一芯片中達(dá)成絕佳的運(yùn)算效能，并持續(xù)推進(jìn)摩爾定律。

英特爾更特別把此技術(shù)稱為「臉貼臉(Face-to-Face)」的封裝，強(qiáng)調(diào)它芯片對芯片封裝的特點(diǎn)。而要達(dá)成此技術(shù)，TSV與微凸塊(μbumps)的先進(jìn)制程技術(shù)就是關(guān)鍵，尤其是凸塊接點(diǎn)的間距(pitch)僅有約36微米(micron)，如何透過優(yōu)異的打線流程來達(dá)成，就非?？简?yàn)英特爾的生產(chǎn)技術(shù)了。

圖六: Foveros的TSV與微凸塊疊合示意(source: intel)

但是英特爾也指出，F(xiàn)overos技術(shù)仍存在三個(gè)挑戰(zhàn)，分別為散熱、供電、以及良率。由于多芯片的堆疊，勢必會(huì)大幅加大熱源密度;而上下層邏輯芯片的供電性能也會(huì)受到挑戰(zhàn);而如何克服上述的問題，并在合理的成本內(nèi)進(jìn)行量產(chǎn)供貨，則是最后的一道關(guān)卡。

依照英特爾先前發(fā)布的時(shí)程，「Lakefield」處理器應(yīng)該會(huì)在今年稍晚推出，但由于英特爾沒有在COMPUTEX更新此一產(chǎn)品的進(jìn)度，是否能順利推出仍有待觀察。