關于AXI4-Stream協(xié)議總結分享
AXI4-Stream去掉了地址項，允許無限制的數(shù)據突發(fā)傳輸規(guī)模；
二、握手機制
只有當VALID和READY同時為高時，才能進行傳輸。
VALID和READY信號的先后順序有一下三種形式：
2.1VALID早于READY信號
2.2READY信號早于VALID信號
2.3 VALID信號與READY信號同時
三、基本事務
AXI4-Stream跟AXI4的區(qū)別就是AXI4-Stream去除了地址線，這樣就不涉及讀寫數(shù)據的概念了，只有簡單的發(fā)送與接收說法，減少了延時。由于AXI4-Stream協(xié)議（amba4_axi4_stream_v1_0_protocol_spec.pdf）沒有時序圖，因此，我使用XILINX公司的產品指導手冊（pg007_srio_gen2_v3_1.pdf）里的一個時序圖來演示AXI4-Stream各個信號的關系。如下圖所示：
上圖中，tready信號一直處于高電平，表示從設備做好了接收數(shù)據準備。tvalid變?yōu)楦唠娖降耐瑫r，tdata、tkeep、tuser也同時進行發(fā)送。在tdata最后一個字節(jié)數(shù)據時，tlast發(fā)送一個高電平脈沖。數(shù)據發(fā)送完成后，tvalid變?yōu)榈碗娖?。這樣一次傳輸就完成了。
審核編輯 ：李倩
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
信號
+關注
關注
11文章
2900瀏覽量
79649 -
Stream
+關注
關注
0文章
21瀏覽量
8217
原文標題：AXI4-Stream協(xié)議總結
文章出處：【微信號：zhuyandz，微信公眾號：FPGA之家】歡迎添加關注！文章轉載請注明出處。
發(fā)布評論請先 登錄
相關推薦
熱點推薦
使用AXI4接口IP核進行DDR讀寫測試
本章的實驗任務是在 PL 端自定義一個 AXI4 接口的 IP 核，通過 AXI_HP 接口對 PS 端 DDR3 進行讀寫測試，讀寫的內存大小是 4K 字節(jié)。
RDMA設計4：技術需求分析2
開發(fā)。設計基于純邏輯電路，可以脫離 MCU 控制獨立運行，兼容 SoC 環(huán)境與純邏輯環(huán)境。
（4）使用標準 AXI 總線接口，設計使用標準化的 AXI4 及 AXI-Stream 總
發(fā)表于 11-24 09:09
Xilinx高性能NVMe Host控制器IP+PCIe 3.0軟核控制器IP，純邏輯實現(xiàn)，AXI4和AXI4-Stream DMA接口，支持PCIe 3.0和4.0
NVMe AXI4 Host Controller IP1介紹NVMe AXI4 Host Controller IP可以連接高速存儲PCIe SSD，無需CPU，自動加速處理所有的NVMe協(xié)議命令
發(fā)表于 11-14 22:40
關于AXI Lite無法正常握手的問題
關于AXI Lite的問題
為什么我寫的AXI Lite在使用AXI Lite Slave IP的時候可以正常握手，但是在使用AXI Lit
發(fā)表于 07-16 18:50
RDMA簡介8之AXI分析
AXI4 總線是第四代 AXI 總線，其定義了三種總線接口，分別為：AXI4、AXI4-Lite 和 AXI4-Stream接口。其中
RDMA簡介9之AXI 總線協(xié)議分析2
? 這里以功能完備的 AXI4 接口舉例說明 AXI4 總線的相關特點。AXI4 總線采用讀寫通道分離且數(shù)據通道與控制通道分離的方式，這樣的總線通道使其具有多主多從的連接特性和并行處理的能力，能夠
發(fā)表于 06-24 18:02
RDMA簡介8之AXI 總線協(xié)議分析1
，分別為：AXI4、AXI4-Lite 和 AXI4-Stream接口。其中 AXI4 也稱為 AXI4-Full 是一種基于地址的高性能傳
發(fā)表于 06-24 18:00
NVMe IP之AXI4總線分析
傳輸和亂序傳輸?shù)?，并且?shù)據位寬也受到限制。由于不需要支持大多數(shù)高性能功能，AXI4-Lite所需的資源也較少。
AXI4-Stream：主要用于高速數(shù)據流數(shù)據傳輸。相比于其他總線協(xié)議
發(fā)表于 06-02 23:05
NVMe簡介之AXI總線
NVMe需要用AXI總線進行高速傳輸。而AXI總線是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）協(xié)議中的重要組成部分，主要面向高性能、高帶寬、低延時的片內互連需求
NVMe協(xié)議簡介之AXI總線
向高速數(shù)據流傳輸?shù)?b class='flag-5'>AXI4-Stream接口。如表1所示展示了三種類型接口的主要特點對比。
表1 三種類型AXI4接口對比
AXI4總線具有讀寫地址、數(shù)據通道分離的特性，使控制通道與數(shù)據通道分離、讀通道
發(fā)表于 05-17 10:27
高速SSD存儲系統(tǒng)中數(shù)據緩存控制器整體頂層設計
數(shù)據緩存控制器主要實現(xiàn)了對大量突發(fā)數(shù)據的緩存、AXI4接口與AXI4-Stream接口之間的轉換和NVMe命令的生成等功能。這里主要介紹相關開發(fā)流程。
一文詳解AXI DMA技術
AXI直接數(shù)值存?。―rect Memory Access，DMA）IP核在AXI4內存映射和AXI4流IP接口之間提供高帶寬的直接內存訪問。DMA可以選擇分散收集（Scatter Gather
一文詳解Video In to AXI4-Stream IP核
Video In to AXI4-Stream IP核用于將視頻源(帶有同步信號的時鐘并行視頻數(shù)據，即同步sync或消隱blank信號或者而后者皆有)轉換成AXI4-Stream接口形式，實現(xiàn)了接口轉換。該IP還可使用VTC核，VTC在視頻輸入和視頻處理之間起橋梁作用。
AXI接口FIFO簡介
AXI接口FIFO是從Native接口FIFO派生而來的。AXI內存映射接口提供了三種樣式：AXI4、AXI3和AXI4-Lite。除了Na
工商網監(jiān)
評論