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關(guān)于AXI4-Stream協(xié)議總結(jié)分享

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-06-23 10:08 ? 次閱讀
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AXI4-Stream去掉了地址項,允許無限制的數(shù)據(jù)突發(fā)傳輸規(guī)模;

fc6639f6-f290-11ec-ba43-dac502259ad0.png

二、握手機

只有當(dāng)VALID和READY同時為高時,才能進行傳輸。

VALID和READY信號的先后順序有一下三種形式:

fc785b22-f290-11ec-ba43-dac502259ad0.jpg

2.1VALID早于READY信號

fc81211c-f290-11ec-ba43-dac502259ad0.jpg

2.2READY信號早于VALID信號

fc8aa034-f290-11ec-ba43-dac502259ad0.jpg

2.3 VALID信號與READY信號同時

三、基本事務(wù)

AXI4-Stream跟AXI4的區(qū)別就是AXI4-Stream去除了地址線,這樣就不涉及讀寫數(shù)據(jù)的概念了,只有簡單的發(fā)送與接收說法,減少了延時。由于AXI4-Stream協(xié)議(amba4_axi4_stream_v1_0_protocol_spec.pdf)沒有時序圖,因此,我使用XILINX公司的產(chǎn)品指導(dǎo)手冊(pg007_srio_gen2_v3_1.pdf)里的一個時序圖來演示AXI4-Stream各個信號的關(guān)系。如下圖所示:

fc970ec8-f290-11ec-ba43-dac502259ad0.jpg

上圖中,tready信號一直處于高電平,表示從設(shè)備做好了接收數(shù)據(jù)準(zhǔn)備。tvalid變?yōu)楦唠娖降耐瑫r,tdata、tkeep、tuser也同時進行發(fā)送。在tdata最后一個字節(jié)數(shù)據(jù)時,tlast發(fā)送一個高電平脈沖。數(shù)據(jù)發(fā)送完成后,tvalid變?yōu)榈碗娖?。這樣一次傳輸就完成了。

審核編輯 :李倩

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原文標(biāo)題:AXI4-Stream協(xié)議總結(jié)

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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