《道德經》里說“圖難于其易，為大于其細。天下難事，必作于易；天下大事必作于細?！逼鋵嵭酒彩沁@樣，要做大，先做小，這里的從小做起不僅是指器件建模、RTL描述或IP實現(xiàn)，還包括以真正的“芯粒”組合來搭建大芯片。

在當前先進工藝開發(fā)的大型SoC中，根據主要功能劃分出計算、存儲、接口等不同模塊，每個模塊選擇最合適的工藝制造完成后，再通過封裝技術組合在一起，已經成為了一種常見選擇。這種“硬核拼搭”的樂高積木式開發(fā)方法，可以有效化解集成度持續(xù)提高帶來的風險，例如良率面積限制、開發(fā)成本過高等問題，因而逐漸成為行業(yè)發(fā)展的熱點方向。

小芯片之間如何拼接，成為多晶片系統(tǒng)（Multi-Die System）設計方法學實現(xiàn)的關鍵。在多晶片系統(tǒng)出現(xiàn)的早期，由于技術新穎，都是各廠商自己摸索，采用自有技術實現(xiàn)不同小芯片之間的連接。但各家都是自研接口技術，不僅重復開發(fā)工作繁重，而且也難以真正發(fā)揮多晶片系統(tǒng)的效力，如果能夠將芯粒的接口技術標準化，則不僅可以加速推廣多晶片系統(tǒng)技術，減少重復開發(fā)工作量，也可以打破廠商界限，將不同供應商的芯粒組合在一起，從而進一步提高資源利用率和開發(fā)效率，最終圍繞芯粒建立一個大型的生態(tài)系統(tǒng)。

正當其時的UCIe

近年來，已有不同的行業(yè)組織提出了適用于多晶片系統(tǒng)的芯粒間（Die-to-Die）互連技術規(guī)格，而通用芯粒互連標準UCIe（Universal Chiplet Interconnect Express）在2022年3月發(fā)布，作為較晚出現(xiàn)的技術標準，UCIe不僅獲得了半導體生態(tài)鏈上各主要廠商的支持，也是到目前為止，技術規(guī)范定義最完整的一個標準。

圖片來源：新思科技

從UCIe聯(lián)盟公布的白皮書來看，UCIe 1.0標準支持即插即用，在協(xié)議層支持PCIe或CXL等成熟技術，也支持用戶自定義的流式傳輸，兼具普適性與靈活性；在協(xié)議上，UCIe定義了完整的芯粒間互連堆棧，確保了支持UCIe技術的芯粒相互之間的互操作性，這是實現(xiàn)多裸片系統(tǒng)的前提條件；雖然是為芯粒技術定制，但UCIe既支持封裝內集成，也支持封裝間互連，可用于數據中心等大型系統(tǒng)設備間的互連組裝；對封裝內互連，UCIe既支持成本優(yōu)先的普通封裝，也支持能效或性能優(yōu)先的立體封裝?？偠灾玫搅税雽w及應用領域各環(huán)節(jié)核心廠商支持的UCIe，具備了成為普適技術的基礎。

不同封裝UCIe參數

UCIe規(guī)范概述

UCIe是一個三層協(xié)議。物理層負責電信號、時鐘、鏈路協(xié)商、邊帶等，芯粒適配器（Die-to-Die Adpater）層為提供鏈路狀態(tài)管理和參數控制，它可選地通過循環(huán)冗余校驗 (CRC) 和重試機制保證數據的可靠傳輸，UCIe接口通過這兩層與標準互連協(xié)議層相連。

其中，物理層是最底層，這一層是封裝介質的電氣接口。它包括電氣模擬前端AFE、發(fā)射器、接收器以及邊帶信道，可實現(xiàn)兩個裸片間的參數交換和協(xié)商。該層還具備邏輯PHY，可實現(xiàn)鏈路初始化、訓練和校準算法，以及通道的測試和修復功能。

芯粒適配器層負責鏈路管理功能以及協(xié)議仲裁和協(xié)商。它包括基于循環(huán)冗余校驗 CRC 和重試機制，以及可選的糾錯功能。

協(xié)議層可支持對一個或多個 UCIe 支持協(xié)議的實現(xiàn)。這些協(xié)議基于流控單元（Flit），用戶可根據需要選擇PCIe/CXL協(xié)議，也可以根據應用自定義流式傳輸協(xié)議。優(yōu)化的協(xié)議層可為用戶提供更高的效率和更低的延遲。

能否統(tǒng)一封裝內互連技術？

芯粒間接口技術標準化，既可以為眾廠商提供技術發(fā)展路線圖做參考，又可以讓不同廠商生產的符合標準的芯粒自由組合，打破良率尺寸限制，建立起基于先進封裝技術的SoC開發(fā)新生態(tài)。

在當前已有的協(xié)議中，UCIe在協(xié)議完整性、支持廠商等方面都具有優(yōu)勢，也具備進一步的發(fā)展空間，例如支持更高的數據速率和3D封裝等，只不過由于UCIe技術相對較新，要成功推廣，還需要產業(yè)鏈上核心廠商在IP、工具和制造等方面提供足夠的支持。

例如，新思科技就已經推出了完整的UCIe設計解決方案，包括PHY、控制器和驗證IP（VIP）：

• PHY：支持標準和高級封裝選項，可采用先進的FinFET工藝，獲得高帶寬、低功耗和低延遲的裸片間連接。
• 控制器IP：支持PCIe、CXL和其它廣泛應用的協(xié)議，用于延遲優(yōu)化的片上網絡（NoC）間連接及流協(xié)議；例如與CXS接口和AXI接口的橋接。
• VIP：支持全棧各層的待測設計（DUT）；包括帶有/不帶有PCIe/CXL協(xié)議棧的測試平臺接口、用于邊帶服務請求的應用編程接口（API），以及用于流量生成的API。協(xié)議檢查和功能覆蓋位于每個堆棧層和信令接口，實現(xiàn)了可擴展的架構和新思科技定義的互操作性測試套件。

新思科技的解決方案不僅帶來了穩(wěn)健、可靠的芯粒間連接，并具有可測試性功能，可用于已知良好的裸片，和用于糾錯的CRC或奇偶校驗。它將使芯片設計企業(yè)能夠在芯粒間建立無縫互連，實現(xiàn)最低的延遲和最高的能效。

從UCIe的命名來看，UCIe聯(lián)盟頗有將UCIe技術發(fā)展成PCIe或者USB的雄心，而歷史經驗表明，只要技術標準足夠開放互利，再有成熟的產業(yè)鏈支撐，就有機會統(tǒng)一市場。

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