本文要點(diǎn)：

3D 集成電路需要一種方法來連接封裝中垂直堆疊的多個(gè)裸片

由此，與制造工藝相匹配的硅通孔（Through-Silicon Vias，TSV）設(shè)計(jì)應(yīng)運(yùn)而生

硅通孔設(shè)計(jì)有助于實(shí)現(xiàn)更先進(jìn)的封裝能力，可以在封裝的不同部分混用不同的通孔設(shè)計(jì)

3D 集成電路或2.5D 封裝方法，以及新的處理器和 ASIC，都依賴于以某種方式來連接封裝上相互堆疊的裸片。硅通孔是一種主要的互連技術(shù)，用于在 2.5D/3D 封裝中通過中介層、基板、電源和堆疊的裸片間提供電氣連接。這些通孔提供了與 PCB 中相同的互連功能，但設(shè)計(jì)方法完全不一樣，需要根據(jù)它們?cè)谥圃爝^程中的不同來設(shè)計(jì)。

如今，現(xiàn)代集成電路較常使用單一樣式的硅通孔，這是因?yàn)橛糜诼闫询B互連的沉積工藝較難實(shí)現(xiàn)。盡管在實(shí)現(xiàn)方面沒有太多的靈活性，但硅通孔使 2.5D 封裝和堆疊式集成電路的規(guī)模逐步縮小，在bump 數(shù)量增多的情況下，依然可以使bump的中體尺寸變小。在我們?yōu)樵O(shè)計(jì)選擇硅通孔樣式之前，需要考慮制造工藝以及硅通孔在制造中的困難。

硅通孔設(shè)計(jì)

3D 集成封裝基于裸片與中介層之間的垂直互連

硅通孔有三種設(shè)計(jì)樣式，用于連接中介層上堆疊的 3D 裸片，需要根據(jù)制造過程中的實(shí)現(xiàn)情況來選擇這些堆疊。硅通孔結(jié)構(gòu)一般用于集成了堆疊邏輯和存儲(chǔ)器的 2.5D/3D 集成系統(tǒng)級(jí)封裝。由于高帶寬存儲(chǔ)器占用了大量的封裝基板面積，針對(duì)這些部分使用硅通孔有諸多好處，可以沿著垂直堆疊的方向提供裸片之間的連接。

在 3D 集成電路中使用

硅通孔可以放置在 3D 集成電路中使用的裸片-裸片/裸片-晶圓工藝中，以定義通過基板和 I/O 的連接。下圖是以三種樣式實(shí)現(xiàn)的硅通孔截面示意圖。在這些圖中，通孔提供了一個(gè)長的垂直連接，垂直橫跨基板，并可進(jìn)入多個(gè)裸片層。

3D 集成電路中的硅通孔可以采用三種方法進(jìn)行設(shè)計(jì)和放置：

硅通孔的先通孔、中通孔和后通孔工藝

先通孔

先制作通孔，然后再將元件或鍵合裸片擺放在中介層上。首先，在通孔中沉積金屬，然后覆蓋結(jié)構(gòu)的頂部。堆疊裸片之間的金屬化連接，用于連接基板層并完成與硅通孔的連接。

放置通孔需要在金屬化之前、擺放電路之后進(jìn)行。在堆疊過程中，通孔結(jié)構(gòu)要達(dá)到不同的層，并提供層之間的連接。盲孔、埋孔和通孔版本的硅通孔可以在這個(gè)過程中輕松放置。

中通孔

后通孔

顧名思義，通孔是在堆疊和金屬化之后形成的，也叫做背面硅通孔。在這個(gè)過程中，將一個(gè)長的通孔結(jié)構(gòu)沿著封裝放置并穿過基板。該過程不影響金屬化，也不需要在晶圓減薄過程中納入顯現(xiàn) (reveal) 工藝。

用于在硅片上形成這些硅通孔的主要活性離子蝕刻工藝，是使用六氟化硫 (SF6) 和 C4F8 鈍化的 Bosch 蝕刻工藝。雖然非常大的孔可以由蝕刻掩膜定義并通過這種工藝形成，但蝕刻率對(duì)孔的長寬比非常敏感。在蝕刻之后，利用銅的電化學(xué)沉積來形成種子層，并通過電鍍堆積出孔的結(jié)構(gòu)。

在中介層和晶圓級(jí)封裝中使用

硅通孔也可用于中介層，將多個(gè)芯片或堆疊的裸片連接成 2.5D 封裝。擺放在中介層上的單個(gè)芯片可以是單片集成電路或硅上堆疊裸片，每個(gè)都有自己的硅通孔。這些堆疊的元件也可以是細(xì)間距 BGA/倒裝芯片封裝中的非標(biāo)準(zhǔn)元件，直接粘合在中介層的金屬焊盤上。然后，中介層利用倒裝芯片 bump 安裝到封裝基板上，如下圖所示：

硅中介層上的 2.5D 集成封裝

中介層中硅通孔的制造工藝與單片或裸片堆疊 3D 集成電路（見上文）的制造工藝基本相同，涉及類似的蝕刻和堆積工藝。這種工藝也可以直接在芯片的晶圓上制造通孔和形成封裝，稱為晶圓級(jí)封裝。然后，這些晶圓級(jí)封裝可以粘合到異構(gòu) 3D 集成電路上，或者可以形成 bump，直接安裝到 2.5D 封裝中使用的中介層上。

硅通孔對(duì)信號(hào)完整性有何影響

按照集成電路的尺寸標(biāo)準(zhǔn)，硅通孔的結(jié)構(gòu)非常大，并且長寬比較高，因此在選擇硅通孔時(shí)要格外關(guān)注成本，因?yàn)檫@些大型結(jié)構(gòu)需要更長的加工時(shí)間。此外，其直徑可以達(dá)到幾微米，且可能帶有扇形輪廓，會(huì)帶來可靠性問題。然而，盡管制造復(fù)雜性有所增加，但考慮到信號(hào)和電源完整性，依然利大于弊，包括：

電源損耗更低，因?yàn)楣柰ɑミB比水平通道要短

沿著互連長度的寄生效應(yīng)更小

由于寄生電容更少，信號(hào)轉(zhuǎn)換更快

對(duì)繼續(xù)進(jìn)行 3D 集成和異構(gòu)集成來說是十分必要的

如果 VLSI 設(shè)計(jì)師想為專門的應(yīng)用開發(fā)更先進(jìn)的元件，就需要在物理布局中設(shè)計(jì)硅通孔，并運(yùn)行基本的信號(hào)仿真來驗(yàn)證電氣行為。

如果想在設(shè)計(jì)中實(shí)現(xiàn) 2.5D/3D 封裝的所有優(yōu)勢，請(qǐng)使用 Cadence 的全套系統(tǒng)分析工具。VLSI 設(shè)計(jì)師可以將多個(gè)特征模塊集成到新的設(shè)計(jì)中，并定義中介層連接，實(shí)現(xiàn)持續(xù)集成和擴(kuò)展。強(qiáng)大的場求解器提供全套軟件仿真功能，與電路設(shè)計(jì)和 PCB layout 軟件集成，打造了一個(gè)完整的系統(tǒng)設(shè)計(jì)工具包，適用于各類應(yīng)用和各種復(fù)雜程度的設(shè)計(jì)。