文章來(lái)源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文主要講述硅通孔電鍍材料。

硅通孔（TSV）技術(shù)借助硅晶圓內(nèi)部的垂直金屬通孔，達(dá)成芯片間的直接電互連。相較于傳統(tǒng)引線鍵合等互連方案，TSV 技術(shù)的核心優(yōu)勢(shì)在于顯著縮短互連路徑（較引線鍵合縮短 60%~90%）與提升互連密度（最高可達(dá) 1500 I/O/mm2），因此能實(shí)現(xiàn)封裝體的輕薄化（厚度可降至 50μm 以下）與高集成度，是三維（3D）集成封裝領(lǐng)域不可或缺的關(guān)鍵技術(shù)。

依據(jù) TSV 制造工序在晶圓全流程工藝中的時(shí)序順序，可將其劃分為前通孔（Via-first）、中通孔（Via-middle）與后通孔（Via-last）三類技術(shù)（如圖1所示）。其中，前通孔技術(shù)的 TSV 制備需在前道工序（FEOL，主要負(fù)責(zé)晶體管等核心器件制造）啟動(dòng)前完成，故通孔不會(huì)穿透后續(xù)形成的金屬互連層；中通孔技術(shù)的 TSV 制造介于 FEOL 與后道工序（BEOL，側(cè)重金屬布線與封裝前處理）之間，同樣不會(huì)破壞金屬互連層；后通孔技術(shù)的 TSV 形成于 BEOL 之后，因此通孔會(huì)完全穿透已成型的金屬互連層，適配靈活度更高的芯片集成場(chǎng)景。

盡管前、中、后通孔技術(shù)的制造時(shí)序存在差異，但三者的核心工藝環(huán)節(jié)一致，均包含通孔刻蝕、通孔薄膜沉積、通孔填充、化學(xué)機(jī)械研磨（CMP）、超薄晶圓減薄等步驟，各工藝的性能指標(biāo)對(duì)比如表 1 所示。TSV 的電互連功能需通過(guò)導(dǎo)電材料填充實(shí)現(xiàn)，而填充方式與材料的選擇，主要取決于 TSV 的制造階段與尺寸參數(shù)（如孔徑、深寬比）（如圖2所示）。目前主流的 TSV 填充方式分為兩類：電鍍與化學(xué)氣相沉積（CVD）。通常而言，若 TSV 孔徑較?。?μm 以下），液體電鍍液難以滲透至微孔內(nèi)部，易形成空洞或縫隙，因此需依賴 CVD 技術(shù)實(shí)現(xiàn)無(wú)缺陷填充，常用的 CVD 導(dǎo)電材料包括銅、鎢、多晶硅等；而當(dāng)前先進(jìn)封裝中應(yīng)用的 TSV 孔徑多在 5μm 以上，從工藝效率（電鍍填充速率較 CVD 快 3~5 倍）與成本（電鍍?cè)O(shè)備投入較 CVD 低 40% 左右）綜合考量，電鍍成為主流填充方式。

單質(zhì)金屬銅具備優(yōu)異的電導(dǎo)率（59.6 S/m）與熱導(dǎo)率（401 W/(m?K)），且電鍍銅工藝具備多重優(yōu)勢(shì)：設(shè)備結(jié)構(gòu)簡(jiǎn)單、采購(gòu)成本較低，可在室溫與常壓環(huán)境下操作；在優(yōu)化的工藝參數(shù)（如電流密度 1~3 A/dm2、pH 值 1.8~2.2）下，能在水溶液體系中形成均勻性偏差 < 5% 的銅沉積層；沉積速率可達(dá) 1~5 μm/h，適配產(chǎn)業(yè)化大批量生產(chǎn)需求；同時(shí)與傳統(tǒng) FEOL、BEOL 工藝兼容性良好，因此電鍍銅被視為先進(jìn)封裝中 TSV 填充的最優(yōu)方案。TSV 電鍍銅工藝主要分為大馬士革電鍍（Damascene Electroplating）與掩模電鍍（Through Mask Electroplating）兩類。

大馬士革電鍍的工藝流程為：先在晶圓表面通過(guò)光刻工藝制作圖形，形成具備特定深寬比（孔深與孔徑的比值，通常為 5:1~20:1）的盲孔；隨后沉積種子層（多為銅 - 鈦復(fù)合層，厚度 50~100nm），且種子層覆蓋圖形表面與盲孔內(nèi)壁；電鍍過(guò)程中，盲孔內(nèi)部與晶圓表面均會(huì)沉積金屬銅；電鍍結(jié)束后，需通過(guò)化學(xué)機(jī)械研磨（CMP）工藝去除晶圓表面多余的銅層，僅保留盲孔內(nèi)的銅填充體。

掩模電鍍的流程則有所不同：先在晶圓表面沉積種子層，再通過(guò)光刻工藝制作圖形，此時(shí)種子層僅在圖形暴露區(qū)域可見(jiàn)；電鍍過(guò)程中，金屬銅僅在種子層暴露區(qū)域沉積；電鍍完成后，需采用蝕刻工藝去除未電鍍區(qū)域的種子層，避免殘留金屬引發(fā)短路。兩類工藝的優(yōu)缺點(diǎn)對(duì)比如表2所示。此外，需注意銅與硅的熱膨脹系數(shù)差異顯著 —— 常溫下銅的熱膨脹系數(shù)為 17.7 ppm/K，而硅僅為 2.5 ppm/K，當(dāng) TSV 孔徑較大（>15μm）或密度較高（>100 個(gè) /mm2）時(shí)，銅填充體與硅基體在溫度循環(huán)過(guò)程中會(huì)產(chǎn)生顯著熱應(yīng)力，可能導(dǎo)致 TSV 互連結(jié)構(gòu)失效。如圖 3所示，TSV 結(jié)構(gòu)經(jīng) 1000 次熱循環(huán)（-40℃~125℃）后，其頂部再布線層已出現(xiàn)明顯裂紋。

硅通孔電鍍材料在先進(jìn)封裝中的應(yīng)用

TSV 技術(shù)通過(guò)芯片垂直方向的互連縮短路徑長(zhǎng)度，從而降低信號(hào)傳輸延遲（可減少至 10ps 以下）、降低寄生電容與電感（電容可降至 0.1pF 以下），最終實(shí)現(xiàn)電子元器件與芯片間的低功耗（功耗降低 20%~30%）、高速通信（傳輸速率提升至 100Gbps 以上）與高帶寬，為元器件三維集成提供核心支撐。

目前，基于 TSV 技術(shù)的三維集成已廣泛應(yīng)用于多個(gè)領(lǐng)域：存儲(chǔ)器三維堆疊（如 3D NAND、DRAM 堆疊）、多芯片集成的硅中介轉(zhuǎn)接層（Silicon Interposer）、射頻（RF）模組、微機(jī)電系統(tǒng)（MEMS）及圖像傳感器（CIS）的 2.5D/3D 集成與組裝。例如，賽靈思（Xilinx）Virtex 7 系列 FPGA 芯片與三星電子（Samsung Electronics）面向服務(wù)器領(lǐng)域的 RDIMM DDR4 SRAM 存儲(chǔ)模塊，均采用 TSV 技術(shù)實(shí)現(xiàn)高密度集成；如圖 4 所示的 Xilinx Virtex-7 2000T FPGA 組裝結(jié)構(gòu)中，硅中介轉(zhuǎn)接層的 TSV 孔徑為 10~15μm，深寬比約為 8:1。