來(lái)源：內(nèi)容由半導(dǎo)體行業(yè)觀察編譯自semiengineering

Chiplet是一種滿足持續(xù)增長(zhǎng)的計(jì)算能力和 I/O 帶寬需求的方法，它將 SoC 功能拆分成更小的異構(gòu)或同構(gòu)芯片（稱為芯片集），并將這些Chiplet集成到單個(gè)系統(tǒng)級(jí)封裝 (SIP) 中，其中總硅片尺寸可能超過(guò)單個(gè) SoC 的光罩尺寸。SIP 不僅包含傳統(tǒng)的封裝基板，還可能包含允許更高布線密度的中間中介層，從而能夠在單個(gè)標(biāo)準(zhǔn)或高級(jí)封裝中提升功能性和集成度。

本文將深入探討系統(tǒng)設(shè)計(jì)人員面臨的一些關(guān)鍵Chiplet設(shè)計(jì)和集成問(wèn)題及決策。

系統(tǒng)分區(qū)

設(shè)計(jì)團(tuán)隊(duì)需要考慮的首要問(wèn)題是，設(shè)計(jì)中將包含哪些功能塊和功能，以及如何將這些功能劃分到不同的芯片組中。此外，設(shè)計(jì)人員還需要選擇每個(gè)功能塊最高效的半導(dǎo)體工藝節(jié)點(diǎn)。常見(jiàn)的高階細(xì)分方案可能是將計(jì)算芯片、IO 芯片和存儲(chǔ)功能劃分到不同的芯片組中。接下來(lái)，需要根據(jù)工藝節(jié)點(diǎn)選擇和芯片組劃分，權(quán)衡延遲、帶寬和功耗。

流程節(jié)點(diǎn)選擇

在最新的工藝節(jié)點(diǎn)中，AI 加速器中的計(jì)算芯片可能是優(yōu)化性能和功耗的理想選擇，但在該節(jié)點(diǎn)中實(shí)現(xiàn)緩存可能并不理想。緩存可能位于同一芯片上，但 SRAM 在最新節(jié)點(diǎn)上的擴(kuò)展程度可能不如邏輯芯片，因此在成本較低的節(jié)點(diǎn)上實(shí)現(xiàn) SRAM 會(huì)更高效。此外，通過(guò) 2.5D 芯片到芯片接口進(jìn)行片外延遲要求并不合適。一種選擇是 3D 實(shí)現(xiàn)，其中計(jì)算芯片位于最新節(jié)點(diǎn) N 上，SRAM 和 IO 位于節(jié)點(diǎn) N-1 或 N-2 上。一個(gè)例子是帶有第二代 3D V-Cache 的 AMD Ryzen7000X3D 處理器，它集成了 3D 堆疊計(jì)算和 SRAM 內(nèi)存，如 AMD 分享新款第二代 3D V-Cache 芯片細(xì)節(jié)（高達(dá) 2.5 TB/s）中所示。

對(duì)于模擬功能或 IO 接口功能（例如 PCIe 或以太網(wǎng)），可能對(duì)延遲有更高的容忍度，最好將其實(shí)現(xiàn)在單獨(dú)的芯片組中，并通過(guò) UCIe 接口連接到主芯片。為了節(jié)省成本，主芯片組可以采用較舊的工藝節(jié)點(diǎn)。

芯片間連接考慮因素

UCIe 已成為芯片組之間 die-to-die 連接的實(shí)際標(biāo)準(zhǔn)，但選擇 UCIe 配置需要考慮諸多因素。設(shè)計(jì)人員需要根據(jù)芯片組的工作負(fù)載了解帶寬需求。這可能包括主頻帶數(shù)據(jù)的帶寬，也包括用于控制和管理的側(cè)信道數(shù)據(jù)的帶寬。以 AI 服務(wù)器 IO 芯片組應(yīng)用為例，UCIe 帶寬需求與以太網(wǎng)、UALink 或 PCIe 等接口 IP 相關(guān)。

設(shè)計(jì)人員有多種選擇，包括每條通道的數(shù)據(jù)速率以及是否使用具有更長(zhǎng)距離的有機(jī)基板（UCIe 標(biāo)準(zhǔn)）或使用最小的灘涂和具有最小凸塊間距的先進(jìn)封裝（UCIe 先進(jìn)）。還需要在數(shù)據(jù)速率（范圍從 16G 到 64G）和需要多少條通道才能滿足芯片灘涂約束之間進(jìn)行權(quán)衡?？捎玫臑┩靠赡軙?huì)根據(jù)接口 IP PHY 布局而變化。根據(jù)芯片組的目標(biāo)尺寸和/或長(zhǎng)寬比，設(shè)計(jì)人員可以選擇將 PHY 排列在芯片邊緣的單行中。另一種選擇是將 PHY 雙層堆疊成列，這樣灘涂就會(huì)減半，但代價(jià)是 PHY 區(qū)域深度減小。

大多數(shù) UCIe 應(yīng)用都使用流式傳輸接口。設(shè)計(jì)人員必須確定從 UCIe 流式傳輸?shù)浇涌?IP 的橋接器。選擇可以包括 AXI、ARM CXS 或即將推出的標(biāo)準(zhǔn)（例如 PXS）?？赡苄枰紤]如何將數(shù)據(jù)打包到可用資源中而不浪費(fèi)帶寬、執(zhí)行時(shí)鐘交叉功能，以及決定數(shù)據(jù)是直接從 UCIe 點(diǎn)對(duì)點(diǎn)傳輸?shù)浇涌?IP 還是傳輸?shù)街虚g片上網(wǎng)絡(luò) (NOC)，以便在芯片內(nèi)部提供更靈活的連接。

先進(jìn)封裝帶來(lái)新的能力和挑戰(zhàn)

如今，人們對(duì)封裝技術(shù)的關(guān)注從未如此強(qiáng)烈。這些進(jìn)步帶來(lái)了巨大的機(jī)遇，但在為多芯片設(shè)計(jì)設(shè)計(jì)單個(gè)或多個(gè)芯片時(shí)，也帶來(lái)了更多挑戰(zhàn)。

設(shè)計(jì)人員需要決定如何在多裸片設(shè)計(jì)中互連芯片。與包含中介層或帶硅橋的中介層的2.5D架構(gòu)相比，有機(jī)基板的成本更低，設(shè)計(jì)進(jìn)度更快。對(duì)于更高級(jí)的用例，可能需要中間中介層來(lái)滿足所需的互連密度以及電源/接地和信號(hào)路徑。一旦選定中介層，就必須選擇成熟的硅中介層、較新的有機(jī)基板RDL中介層或帶硅橋的RDL中介層，以根據(jù)需要提供更密集的互連。硅中介層是成熟的技術(shù)，但隨著尺寸增大，成本也會(huì)隨之增加，并且由于脆性原因，其尺寸受到限制。RDL中介層旨在降低成本并提供更大的尺寸，以集成更大的系統(tǒng)和更多的硅含量。

在所有情況下，設(shè)計(jì)人員都面臨著新的挑戰(zhàn)，包括機(jī)械尺寸、信號(hào)完整性和電源完整性分析、單個(gè)芯片的熱分析以及它們之間的相互作用。為了滿足不同芯片、封裝和測(cè)試的要求，凸塊規(guī)劃和晶圓探針的放置也變得更加復(fù)雜。即使在同一種基板或中介層中，凸塊間距也可能存在差異，基板的典型值在 110 至 150 微米之間，中介層上使用的微凸塊間距在 25 至 55 微米之間。如果添加 3D 芯片堆疊，差異會(huì)更大，如圖 1 所示。

封裝挑戰(zhàn)的另一部分涉及測(cè)試規(guī)劃，包括對(duì)芯片進(jìn)行晶圓探針訪問(wèn)以提供已知良好的芯片（KGD），使用 IEEE 1838 協(xié)議和多芯片測(cè)試服務(wù)器來(lái)訪問(wèn)可能無(wú)法直接從外部引腳訪問(wèn)的芯片。

安全設(shè)計(jì)與驗(yàn)證

IP 集成帶來(lái)了一些挑戰(zhàn)，包括與互操作性、驗(yàn)證和安全性相關(guān)的問(wèn)題。

一旦設(shè)計(jì)人員在異構(gòu)或同構(gòu)芯片組之間實(shí)現(xiàn)了系統(tǒng)分區(qū)，設(shè)計(jì)安全性方面就會(huì)出現(xiàn)新的考量。多芯片設(shè)計(jì)帶來(lái)了更廣泛的攻擊范圍，需要防范。首要問(wèn)題是提供認(rèn)證功能來(lái)驗(yàn)證每個(gè)芯片組。然后，根據(jù)最終應(yīng)用，設(shè)計(jì)人員可能需要提供信任根來(lái)處理敏感數(shù)據(jù)，并可能在系統(tǒng)之間傳遞密鑰以提供數(shù)據(jù)加密服務(wù)。設(shè)計(jì)人員還可以考慮安全啟動(dòng)流程，以防止硬件和固件級(jí)別的外部篡改。設(shè)計(jì)人員還必須考慮保護(hù)跨關(guān)鍵接口（例如 PCIe 和 CXL 完整性和數(shù)據(jù)加密 (IDE)、DDR 和 LPDDR 內(nèi)聯(lián)內(nèi)存加密 (IME) 以及以太網(wǎng) MACsec 功能）傳輸?shù)臄?shù)據(jù)。另一個(gè)選擇是支持 ARM 機(jī)密計(jì)算架構(gòu) (CCA)。

系統(tǒng)級(jí)仿真、模擬和原型設(shè)計(jì)是開(kāi)發(fā)流程中至關(guān)重要的步驟，旨在確保功能和性能，從而一次性交付成功的芯片。協(xié)同設(shè)計(jì)工作應(yīng)涵蓋芯片、軟件和系統(tǒng)組件，以實(shí)現(xiàn)最佳集成度和效率，讓設(shè)計(jì)人員能夠在芯片可用之前開(kāi)發(fā)軟件。

由此可見(jiàn)，從構(gòu)思到多裸片設(shè)計(jì)，需要考慮諸多因素并積累豐富的經(jīng)驗(yàn)。

參考鏈接：

https://semiengineering.com/chiplet-design-considerations/