LMK04100系列精密時鐘調(diào)節(jié)器無需高性能VCXO模塊即可提供抖動清除、時鐘倍增和分配。

當(dāng)連接到恢復(fù)的系統(tǒng)基準(zhǔn)時鐘和VCXO時，該器件可生成5個LVCMOS、LVDS或LVPECL格式的低抖動時鐘。
*附件：lmk04110.pdf

特性

• 級聯(lián) PLLatinum PLL 架構(gòu)
  • PLL1冗余基準(zhǔn)輸入信號丟失
    檢測自動和手動選擇
    基準(zhǔn)時鐘輸入
  • PLL2相位檢測器速率高達(dá)100 MHz輸入
    倍頻器集成VCO
• 輸出
  • LVPECL/2VPECL、LVDS 和
    LVCMOS 格式
  • 支持高達(dá) 1080 MHz 的時鐘速率
  • 五個專用通道分頻器模塊
  • 支持的常見輸出頻率：
    30.72 MHz、61.44 MHz、62.5 MHz、
    74.25 MHz、75 MHz、77.76 MHz、100 MHz、
    106.25 MHz、125 MHz、122.88 MHz、
    150 MHz、155.52 MHz、156.25 MHz、159.375 MHz、
    187.5 MHz、200 MHz、
    212.5 MHz、245.76 MHz、250 MHz、311.04 MHz、
    312.5 MHz、368.64 MHz、
    491.52 MHz、622.08 MHz、625 MHz、983.04 MHz
• MICROWIRE （SPI） 編程接口
• 工業(yè)溫度范圍：–40 至 85 °C
• 3.15 V 至 3.45 V 工作電壓
• 封裝：48 引腳 WQFN（7.0 × 7.0 × 0.8 mm）

參數(shù)

方框圖

1. 產(chǎn)品概述?
LMK04100家族是德州儀器（TI）推出的高精度時鐘調(diào)理芯片，集成雙級聯(lián)PLL架構(gòu)，專為低抖動時鐘生成、乘法及分配設(shè)計(jì)。核心特點(diǎn)包括：

• ?雙PLL架構(gòu)?：PLL1支持冗余參考輸入（CLKin0/1）和自動切換功能，PLL2集成VCO，相位檢測速率達(dá)100MHz。
• ?多格式輸出?：支持LVPECL/2VPECL、LVDS、LVCMOS格式，頻率覆蓋30.72MHz至983.04MHz。
• ?應(yīng)用場景?：2G/3G/4G基站、高速ADC時鐘、光纖通信、廣播視頻等。

?2. 關(guān)鍵特性?

• ?PLL1?：
  • 參考輸入支持LOS（信號丟失）檢測，自動/手動切換模式。
  • 窄帶寬設(shè)計(jì)（10-200Hz），優(yōu)化參考時鐘純凈度。
• ?PLL2?：
  • 集成VCO（頻率范圍1185-2160MHz），支持寬帶寬（50-200kHz）。
  • 可選內(nèi)部環(huán)路濾波器（3/4階），減少外部元件需求。
• ?輸出通道?：5路獨(dú)立可編程分頻器（分頻比2-510），支持全局同步（SYNC*引腳）。

?3. 電氣參數(shù)?

• ?工作電壓?：3.15V至3.45V，工業(yè)溫度范圍（-40°C至85°C）。
• ?抖動性能?：
  • 12kHz-20MHz積分RMS抖動：140-170fs（LVDS/LVPECL）。
  • 1.875-20MHz積分RMS抖動：75-90fs。
• ?功耗?：典型值380-435mA（全輸出使能），支持低功耗模式。

?4. 功能模塊詳解?

• ?輸入接口?：
  • CLKin0/1支持差分/單端輸入（AC/DC耦合），MOS/BJT緩沖可選。
  • OSCin端口可接VCXO或晶體振蕩器（6-20MHz）。
• ?控制接口?：
  • MICROWIRE（SPI兼容）編程接口，32位寄存器配置。
  • 鎖相檢測（LD引腳）可編程為PLL1/PLL2鎖定狀態(tài)輸出。

?5. 典型應(yīng)用設(shè)計(jì)?

• ?環(huán)路濾波器?：
  • PLL1需外部窄帶濾波器（推薦10-200Hz）。
  • PLL2可選內(nèi)部濾波器組件（R3/R4/C3/C4）。
• ?熱管理?：48引腳WQFN封裝（θJA=27.4°C/W），需確保結(jié)溫≤125°C。

?6. 寄存器配置?

• ?關(guān)鍵寄存器?：
  • R0-R4：輸出分頻/使能控制。
  • R12：PLL1電荷泵增益/N/R分頻器。
  • R15：PLL2_N計(jì)數(shù)器/VCO分頻，觸發(fā)頻率校準(zhǔn)算法。

?7. 設(shè)計(jì)注意事項(xiàng)?

• 電源去耦：建議分離時鐘輸出與核心電源平面。
• 輸出端接：LVPECL需120Ω發(fā)射極電阻，LVDS需100Ω差分終端。
• 編程順序：復(fù)位后需按R0→R15順序配置，確保VCO校準(zhǔn)。

?文檔范圍?
本文檔涵蓋器件功能、電氣規(guī)格、寄存器映射、應(yīng)用電路及熱設(shè)計(jì)指南，適用于高頻低抖動時鐘系統(tǒng)設(shè)計(jì)。