先進(jìn)封裝通過(guò)縮短（I/O）間距與互聯(lián)長(zhǎng)度，大幅提升 I/O 密度，成為驅(qū)動(dòng)芯片性能突破的關(guān)鍵路徑。相較于傳統(tǒng)封裝，其核心優(yōu)勢(shì)集中體現(xiàn)在多維度性能升級(jí)與結(jié)構(gòu)創(chuàng)新上：不僅能實(shí)現(xiàn)更高的內(nèi)存帶寬、更優(yōu)的能耗比與性能表現(xiàn)，還可將芯片厚度做得更薄，同時(shí)支持多芯片集成、異質(zhì)集成及芯片間高速互聯(lián)，完美適配當(dāng)下半導(dǎo)體器件對(duì)高密度、高速度、低功耗的需求。在先進(jìn)封裝的技術(shù)體系中，凸塊（Bump）、重布線層（RDL）、硅通孔（TSV）、混合鍵合（Hybrid Bonding）等技術(shù)共同構(gòu)成了實(shí)現(xiàn)其性能優(yōu)勢(shì)的關(guān)鍵支撐。

隨著半導(dǎo)體技術(shù)迭代速度的不斷加快，先進(jìn)封裝領(lǐng)域正迎來(lái)一場(chǎng)深度變革，而RDL在這場(chǎng)變革中脫穎而出，成為先進(jìn)封裝異質(zhì)集成的核心基石，持續(xù)吸引業(yè)界高度關(guān)注。作為實(shí)現(xiàn)芯片水平方向電氣延伸與互連的核心技術(shù)，RDL在 3D/2.5D 封裝集成及晶圓級(jí)封裝中發(fā)揮著不可替代的作用。其技術(shù)原理是通過(guò)在芯片表面精準(zhǔn)沉積金屬層與相應(yīng)介電層，構(gòu)建出符合電路需求的金屬導(dǎo)線，并將原本集中的 I/O 端口重新布局到更開(kāi)闊的區(qū)域，形成高效的表面陣列結(jié)構(gòu)。這一技術(shù)創(chuàng)新不僅能大幅減薄芯片間的鍵合厚度、簡(jiǎn)化封裝工藝，還能以更緊湊、更高效的方式規(guī)劃芯片布局，最終顯著縮小器件的整體面積，為高密度封裝方案提供有力支持。

值得注意的是，光敏聚酰亞胺（PSPI）作為 RDL 圖案化過(guò)程中的關(guān)鍵材料，其技術(shù)路線的演進(jìn)與下游先進(jìn)封裝的需求變化高度綁定，直接影響 RDL 技術(shù)的性能表現(xiàn)與應(yīng)用拓展，在先進(jìn)封裝產(chǎn)業(yè)鏈中占據(jù)著重要地位。

PSPI 賦能多元先進(jìn)封裝，適配不同終端應(yīng)用場(chǎng)景

PART.02

圖1 清晰呈現(xiàn)了PSPI各類先進(jìn)封裝技術(shù)中的應(yīng)用路徑，及其對(duì)應(yīng)的代表性應(yīng)用與終端場(chǎng)景。從圖中可見(jiàn)，PSPI 在不同技術(shù)路線的先進(jìn)封裝中均承擔(dān)關(guān)鍵角色，而各類封裝技術(shù)則憑借獨(dú)特性能優(yōu)勢(shì)，精準(zhǔn)適配多元化的應(yīng)用需求與終端場(chǎng)景，形成了完整的技術(shù) - 應(yīng)用 - 終端產(chǎn)業(yè)鏈條。

FI - WLP（扇入型晶圓級(jí)封裝）具備工藝相對(duì)成熟、成本較低且集成度適中的優(yōu)勢(shì)，能助力藍(lán)牙 MCU、NOR 閃存、藍(lán)牙 SoC 等應(yīng)用。這些應(yīng)用對(duì)應(yīng)可穿戴設(shè)備、智能手機(jī)等終端，F(xiàn)I - WLP 可滿足此類終端對(duì)芯片小型化、低功耗且兼具一定性能的需求，讓可穿戴設(shè)備更輕薄便攜，為智能手機(jī)提供基礎(chǔ)且穩(wěn)定的無(wú)線連接、存儲(chǔ)等功能支撐。FO - WLP/PLP（扇出型晶圓級(jí)封裝 / 扇出型面板級(jí)封裝）擁有更高集成度、可實(shí)現(xiàn)多芯片集成的優(yōu)點(diǎn)，支撐 AP（手機(jī)）、AP （ 手表）、PMIC 等眾多應(yīng)用，覆蓋智能手機(jī)、平板電腦、基站等終端。對(duì)于智能手機(jī)、平板電腦，其能提升芯片運(yùn)算與多任務(wù)處理能力，讓設(shè)備運(yùn)行更流暢；在基站等通信終端中，可保障芯片在復(fù)雜環(huán)境下長(zhǎng)時(shí)間穩(wěn)定運(yùn)行，增強(qiáng)通信的可靠性與效率。2.5D 和 3D 封裝技術(shù)則憑借超高集成度、能實(shí)現(xiàn)芯片間高密度互連的特性，為 AI 芯片、服務(wù)器 CPU、DRAM 等高性能應(yīng)用提供支持，賦能服務(wù)器、數(shù)據(jù)中心、人工智能、汽車電子等終端。在人工智能領(lǐng)域，可助力芯片實(shí)現(xiàn)強(qiáng)大的運(yùn)算能力與高效散熱，滿足海量數(shù)據(jù)處理需求；在汽車電子，尤其是輔助駕駛芯片應(yīng)用中，能增強(qiáng)芯片可靠性與安全性，為駕駛安全保駕護(hù)航；對(duì)于服務(wù)器和數(shù)據(jù)中心，可提升數(shù)據(jù)處理與存儲(chǔ)的速度及效率，保障業(yè)務(wù)的高效開(kāi)展。

未來(lái)半導(dǎo)體封裝PSPI發(fā)展技術(shù)路線

PART.03

在先進(jìn)封裝技術(shù)向高密度、高性能、高可靠性持續(xù)演進(jìn)的過(guò)程中，不同應(yīng)用場(chǎng)景（如2.5D/3D 封裝、扇出型晶圓級(jí)封裝等）對(duì)核心材料PSPI性能要求呈現(xiàn)顯著差異化特征。圖 2 可見(jiàn)，為適配多元化封裝場(chǎng)景的功能需求，PSPI 的技術(shù)發(fā)展正聚焦三大核心方向：微細(xì)化、低溫化、低介電，三者共同構(gòu)成未來(lái) PSPI 材料的關(guān)鍵技術(shù)突破路徑。

01 // RDL 微細(xì)化技術(shù)演進(jìn)、企業(yè)方案及 PSPI 適配創(chuàng)新

首先，當(dāng)前，4 層 RDL 技術(shù)已進(jìn)入大規(guī)模成熟應(yīng)用階段，良率穩(wěn)定達(dá)到 99% 的高水平，憑借可靠的性能與成本優(yōu)勢(shì)，能夠覆蓋全球約 85% 的半導(dǎo)體封裝需求，成為消費(fèi)電子、物聯(lián)網(wǎng)等中高端封裝場(chǎng)景的主流方案。但隨著AI 芯片、HBM 存儲(chǔ)、高端服務(wù)器 CPU 等高性能場(chǎng)景對(duì)互連密度、信號(hào)傳輸效率的要求持續(xù)提升，RDL 微細(xì)化技術(shù)正加速向更高層數(shù)、更細(xì)線寬 / 線距（L/S）突破，具體演進(jìn)路徑清晰可見(jiàn)：短期（2023-2024 年）：頭部廠商已實(shí)現(xiàn) 2/2μm L/S 的 RDL 技術(shù)量產(chǎn)，支撐 2.5D 封裝、中高端 FO-WLP 等工藝需求；中期（2025-2026 年）：L/S 將進(jìn)一步縮減至 1/1μm，層數(shù)從 4 層提升至 6-8 層，以適配 Chiplet 異質(zhì)集成、高帶寬 HBM3e/HBM4 堆疊等場(chǎng)景；長(zhǎng)期（2027 年以后）：L/S 有望突破 0.5/0.5μm，層數(shù)突破 8 層甚至達(dá)到 12 層以上，滿足 3D IC 高密度堆疊、超高速信號(hào)傳輸?shù)臉O致需求。

表1：各企業(yè)的 RDL 技術(shù)方案與進(jìn)展

來(lái)源：公開(kāi)資料、光界咨詢（OPTO）整理

RDL 微細(xì)化技術(shù)的推進(jìn)，對(duì)作為關(guān)鍵絕緣與圖案化材料的 PSPI 提出了場(chǎng)景化適配要求，不同封裝類型的核心需求差異顯著：應(yīng)用處理器（AP）的 FO-WLP/PLP 封裝聚焦小型化與高 I/O 密度，對(duì) PSPI 的高分辨率性能要求突出。需 PSPI 在光刻過(guò)程中精準(zhǔn)實(shí)現(xiàn)微細(xì)線路成型，保障 2-4μm L/S 線路的邊緣粗糙度控制在較低水平，避免因線路缺陷導(dǎo)致的信號(hào)損耗或短路問(wèn)題；由于2.5D 集成封裝需同時(shí)實(shí)現(xiàn)芯片間高密度互連與高速信號(hào)傳輸，PSPI 需兼具微細(xì)線路加工能力與低介電特性。一方面需支持 1-2μm L/S 的精細(xì)布線，確保 RDL 互連密度；另一方面需將介電常數(shù)（Dk）控制在 3.0 以下，降低信號(hào)延遲與串?dāng)_，保障高頻場(chǎng)景下的信號(hào)完整性。為匹配RDL 微細(xì)化的技術(shù)節(jié)奏，PSPI 材料與制程工藝正同步開(kāi)展多維度創(chuàng)新：材料類型與規(guī)格適配方面，負(fù)性PSPI 因具備更優(yōu)異的光刻分辨率、更低的線寬偏差，已成為微細(xì)化場(chǎng)景的核心開(kāi)發(fā)方向，研發(fā)重點(diǎn)集中在提升其在 1/1μm 及以下 L/S 場(chǎng)景的圖案化精度與固化后力學(xué)穩(wěn)定性；同時(shí)，非感光型材料的開(kāi)發(fā)也聚焦 “耐久性 + 微細(xì)化適配” 雙重目標(biāo)，通過(guò)分子結(jié)構(gòu)改性，在支持 1μm 以下 L/S 的同時(shí)，提升耐濕熱、抗熱沖擊性能，滿足長(zhǎng)期可靠性需求。

02// 低溫PSPI需求及旭化成市場(chǎng)格局與產(chǎn)能挑戰(zhàn)

傳統(tǒng)PSPI 固化溫度在 300-350℃，需專用耐高溫設(shè)備，成本與能耗高。高溫還會(huì)使金屬互連材料與 PI 反應(yīng)，影響電氣性能，因熱膨脹系數(shù)差異致晶圓問(wèn)題，制約封裝精細(xì)發(fā)展，威脅芯片可靠性，難以契合高集成封裝需求。先進(jìn)封裝如FO-WLP、2.5D/3D 興起，對(duì) PSPI 性能提出新要求。FO-WLP 中，EMC 耐溫低于 250℃，PSPI 固化溫度需同步降。2.5D/3D 封裝，芯片堆疊多、互連密，PSPI 要在低溫下實(shí)現(xiàn)高精度光刻與低應(yīng)力固化，降低 PSPI 固化溫度成關(guān)鍵難題。低溫固化PSPI 是先進(jìn)封裝升級(jí)必然，其能解決高溫對(duì)結(jié)構(gòu)和材料的損傷，適配高端場(chǎng)景。目前，低溫固化溫度170℃產(chǎn)品量產(chǎn)，更低溫產(chǎn)品研發(fā)正推進(jìn)。日本旭化成作為低溫PSPI 領(lǐng)域的絕對(duì)龍頭企業(yè)，據(jù)光界咨詢（OPTO）數(shù)據(jù)顯示，其在全球半導(dǎo)體封裝用低溫 PSPI 市場(chǎng)中占據(jù)約 50% 的份額，行業(yè)地位顯著。然而，隨著AI 芯片、HBM 存儲(chǔ)等先進(jìn)封裝需求的爆發(fā)式增長(zhǎng)，市場(chǎng)對(duì)低溫 PSPI 的需求同步激增，旭化成卻面臨產(chǎn)能難以匹配需求的困境。2025 年間有消息傳出，因產(chǎn)能缺口，旭化成向部分客戶發(fā)出通知，其核心產(chǎn)品 PIMEL 系列 PSPI 存在斷供風(fēng)險(xiǎn)。盡管旭化成已宣布啟動(dòng)擴(kuò)產(chǎn)計(jì)劃以緩解供需矛盾，但受限于產(chǎn)能建設(shè)周期、設(shè)備調(diào)試等因素，短期內(nèi)產(chǎn)能釋放有限，未來(lái)仍存在因需求持續(xù)超預(yù)期而再次出現(xiàn)斷供的可能性。

03// PSPI 低介電性能的場(chǎng)景需求與技術(shù)演進(jìn)

在RDL應(yīng)用場(chǎng)景中，PSPI的低介電性能已成為保障信號(hào)傳輸效率的關(guān)鍵指標(biāo)，不同場(chǎng)景對(duì)介電損耗（Df）的要求呈現(xiàn)明確的梯度化特征：針對(duì)AiP應(yīng)用，為減少高頻信號(hào)在傳輸過(guò)程中的損耗，需 PSPI 具備低介電特性，確保天線與芯片間信號(hào)傳遞的完整性，適配 5G、毫米波等高頻通信需求；在 RDL 應(yīng)用場(chǎng)景，當(dāng)前主流要求 PSPI 的介電損耗（Df）達(dá)到 0.004～0.005 等級(jí)，以滿足芯片間高密度互連的信號(hào)穩(wěn)定性需求。隨著半導(dǎo)體技術(shù)向高速傳輸升級(jí)，低介電性能的要求將進(jìn)一步嚴(yán)苛。為適配SerDes 200Gbps 以上的高速傳輸場(chǎng)景，行業(yè)正積極探討采用 Df 為 0.002 等級(jí)的 PSPI 產(chǎn)品；從長(zhǎng)期技術(shù)演進(jìn)來(lái)看，預(yù)計(jì)未來(lái)還將涌現(xiàn)對(duì) Df 低至 0.0015 以下的 PSPI 產(chǎn)品需求，以突破更高速度信號(hào)傳輸?shù)慕閾p瓶頸，支撐高端服務(wù)器、AI 芯片等高性能場(chǎng)景的發(fā)展。

本土企業(yè)半導(dǎo)體封裝PSPI開(kāi)發(fā)動(dòng)向

PART.04

應(yīng)用端相關(guān)行業(yè)專家表示，光敏聚酰亞胺國(guó)產(chǎn)化在基礎(chǔ)物性上部分可與進(jìn)口材料對(duì)標(biāo)，甚至部分單項(xiàng)指標(biāo)更優(yōu)，但實(shí)際工程驗(yàn)證推進(jìn)遲緩，尚未大規(guī)模量產(chǎn)。原因之一半導(dǎo)體領(lǐng)域?qū)π虏牧蠎B(tài)度保守，客戶端接受度低；質(zhì)量管理體系有待完善，材料品質(zhì)穩(wěn)定性不足；且材料推出時(shí)間晚，驗(yàn)證機(jī)會(huì)少，工藝條件也需優(yōu)化。破局之策為產(chǎn)業(yè)鏈上下游協(xié)同推進(jìn)、合作共贏；技術(shù)創(chuàng)新，發(fā)展有特色的材料和工藝體系。

在產(chǎn)品技術(shù)開(kāi)發(fā)方面，國(guó)內(nèi)相關(guān)企業(yè)持續(xù)布局，以波米科技為代表，其技術(shù)聚焦于功率半導(dǎo)體器件制造和半導(dǎo)體先進(jìn)封裝用高性能聚酰亞胺材料領(lǐng)域。半導(dǎo)體封裝方面其PSPI 產(chǎn)品正朝著 “高溫→低溫→超低溫” 固化溫度、“Bumping→RDL (4P4M)→RDL (≥6P6M)” 應(yīng)用場(chǎng)景的 “三級(jí)跳” 目標(biāo)邁進(jìn)。

其中，高溫固化型已批量供應(yīng)，用于先進(jìn)封裝 Bumping 技術(shù)；低溫固化型通過(guò)下游頭部客戶認(rèn)證，用于 RDL (4P4M) 技術(shù)，產(chǎn)品基本定型；超低溫固化型處于研發(fā)階段，膜性能及光刻工藝達(dá)標(biāo)，其研發(fā)和產(chǎn)業(yè)化入選相關(guān)科研項(xiàng)目，以滿足未來(lái) 2.5D/3D 封裝、Chiplet 等領(lǐng)域 RDL (≥6P6M) 技術(shù)需求。