ADC12QJ1600-EP 是一款四通道、12 位、1.6GSPS 模數(shù)轉(zhuǎn)換器 （ADC）。低功耗、高采樣率和 12 位分辨率使該器件適用于各種多通道通信系統(tǒng)。

6GHz 的全功率輸入帶寬 （-3dB） 支持對(duì) L 波段和 S 波段進(jìn)行直接射頻采樣。
*附件：adc12qj1600-ep.pdf

包括許多時(shí)鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 （VCO） 的內(nèi)部鎖相環(huán) （PLL） 以生成采樣時(shí)鐘。提供四個(gè)時(shí)鐘輸出，用于對(duì)FPGA或ASIC的邏輯和SerDes進(jìn)行時(shí)鐘處理。為脈沖系統(tǒng)提供時(shí)間戳輸入和輸出。

JESD204C串行接口通過(guò)減少印刷電路板 （PCB） 布線量來(lái)減小系統(tǒng)尺寸。接口模式支持 2 至 8 通道（雙通道和四通道設(shè)備）或 1 至 4 通道（用于單通道設(shè)備），SerDes 波特率高達(dá) 17.16Gbps，可為每個(gè)應(yīng)用提供最佳配置。

特性

• 高可靠性增強(qiáng)型產(chǎn)品：
  • 受控基線
  • 一個(gè)組裝和測(cè)試站點(diǎn)
  • 一個(gè)制造現(xiàn)場(chǎng)
  • –55°C 至 125°C 溫度范圍
  • 延長(zhǎng)產(chǎn)品生命周期
  • 擴(kuò)展產(chǎn)品變更通知
  • 產(chǎn)品可追溯性
• ADC內(nèi)核：
  • 分辨率：12位
  • 最大采樣率：1.6 GSPS
  • 非交錯(cuò)架構(gòu)
  • 內(nèi)部抖動(dòng)可減少高階諧波
• 性能規(guī)格 （–1 dBFS）：
  • 信噪比 （100 MHz）：57.4 dBFS
  • ENOB （100 MHz）：9.1 位
  • SFDR （100 MHz）：64 dBc
  • 本底噪聲 （–20 dBFS）：–147 dBFS
• 滿量程輸入電壓：800 mVPP-DIFF
• 全功率輸入帶寬：6 GHz
• JESD204C 串行數(shù)據(jù)接口：
  • 總共支持 2 到 8 條 SerDes 通道
  • 最特率：17.16 Gbps
  • 64B/66B 和 8B/10B 編碼模式
  • 子類 1 對(duì)確定性延遲的支持
  • 與JESD204B接收器兼容
• 可選的內(nèi)部采樣時(shí)鐘生成
  • 內(nèi)部PLL和VCO （7.2–8.2 GHz）
• SYSREF 窗口簡(jiǎn)化同步
• 四個(gè)時(shí)鐘輸出簡(jiǎn)化了系統(tǒng)時(shí)鐘
  • FPGA或相鄰ADC的參考時(shí)鐘
  • SerDes 收發(fā)器的參考時(shí)鐘
• 脈沖系統(tǒng)的時(shí)間戳輸入和輸出
• 功耗（1 GSPS）：1.9W
• 電源：1.1 V、1.9 V

參數(shù)

方框圖

一、產(chǎn)品核心定位與基礎(chǔ)參數(shù)

ADC12QJ1600-EP 以 “高可靠性 + 高速采樣 + 多通道集成” 為核心優(yōu)勢(shì)，通過(guò)非交錯(cuò)架構(gòu)、內(nèi)置時(shí)鐘管理與靈活校準(zhǔn)設(shè)計(jì)，平衡性能與系統(tǒng)適配性，適配極端溫域與高可靠性場(chǎng)景。

1. 核心基礎(chǔ)參數(shù)總覽

二、核心性能參數(shù)

1. 模擬采樣性能（典型值，TA=-55~+125℃，VDD=1.1V/1.9V）

（1）動(dòng)態(tài)性能（100MHz 輸入，-1dBFS）

• 信噪比（SNR） ：57.4 dBFS，有效位數(shù)（ENOB）9.1 Bits，保障弱信號(hào)采集精度；
• 無(wú)雜散動(dòng)態(tài)范圍（SFDR） ：64 dBc，二階諧波（HD2）-64 dBc，三階諧波（HD3）-67 dBc，減少信號(hào)失真；
• 噪聲特性 ：噪聲譜密度（NSD）-147 dBFS/Hz（-20dBFS 輸入），噪聲系數(shù)（NF）25.8 dB（Z_S=100Ω）；
• 全功率帶寬（FPBW） ：6 GHz（-3dB），支持 L 波段（1-2GHz）、S 波段（2-4GHz）直接射頻采樣，無(wú)需前端混頻。

（2）靜態(tài)精度與輸入特性

• 靜態(tài)精度 ：微分非線性（DNL）±0.2 LSB，積分非線性（INL）±1.95 LSB，無(wú)失碼；
• 輸入范圍 ：差分滿量程電壓 800 mVPP（默認(rèn)），支持 480~1040 mVPP 可編程調(diào)節(jié)；
• 輸入阻抗與保護(hù) ：內(nèi)置 50Ω 單端輸入 termination（可配置），支持 AC/DC 耦合，內(nèi)部鉗位二極管防護(hù)過(guò)壓輸入（峰值 RF 輸入功率 16.4 dBm）；
• 孔徑抖動(dòng) ：典型值 50 fs（rms），近距殘余相位噪聲 - 127 dBc/Hz（10kHz 偏移），保障高頻采樣時(shí)序精度。

2. JESD204C 高速串行接口性能

作為數(shù)據(jù)傳輸核心，JESD204C 接口支持高速、低開銷數(shù)據(jù)傳輸，兼容 JESD204B 接收器，適配 FPGA/ASIC 后端處理：

3. 時(shí)鐘管理與時(shí)間戳功能

內(nèi)置完整時(shí)鐘生成與同步體系，減少外部時(shí)鐘器件依賴，適配多通道系統(tǒng)時(shí)鐘同步需求：

（1）內(nèi)部 PLL/VCO 時(shí)鐘生成

• PLL 特性 ：支持 50-500 MHz 差分 / 單端參考時(shí)鐘輸入，通過(guò) VCO（7.2-8.2GHz）生成 1.6 GSPS 采樣時(shí)鐘，支持 5/6/8/10/12/16 分頻比，滿足不同采樣率配置；
• 時(shí)鐘輸出 ：4 路時(shí)鐘輸出（PLLREFO±、TRIGOUT±、ORC/ORD），可提供 FPGA / 相鄰 ADC 的參考時(shí)鐘（如 PLLREFO± 輸出 PLL 參考時(shí)鐘，TRIGOUT± 輸出 SerDes 時(shí)鐘或時(shí)間戳重發(fā)信號(hào)）；
• 噪聲抑制 ：VA11Q/VCLK11 噪聲抑制功能（開啟時(shí)電流增加～20mA），降低采樣抖動(dòng)與時(shí)鐘雜散。

（2）時(shí)間戳與同步

• 時(shí)間戳功能 ：TMSTP± 差分輸入標(biāo)記特定采樣點(diǎn)，時(shí)間戳數(shù)據(jù)嵌入 JESD204C 數(shù)據(jù)流（替換 LSB），支持 TRIGOUT± 重發(fā)觸發(fā)信號(hào)，適配脈沖雷達(dá)等時(shí)序敏感場(chǎng)景；
• SYSREF 同步 ：支持周期性 / 單次 SYSREF 信號(hào)，通過(guò) SYSREF 窗口化（24 位位置檢測(cè) + 可編程采樣位置）實(shí)現(xiàn)多器件相位同步，延遲抖動(dòng) ±50 ps。

三、關(guān)鍵功能模塊詳解

1. 多模式校準(zhǔn)系統(tǒng)

器件內(nèi)置 6 路 ADC 核心（4 路主核心 + 2 路備用校準(zhǔn)核心），支持前景校準(zhǔn)與 背景校準(zhǔn) ，保障全溫域下精度穩(wěn)定性：

（1）校準(zhǔn)模式與特性

（2）trim 調(diào)節(jié)功能

支持硬件參數(shù)微調(diào)，適配系統(tǒng)級(jí)性能優(yōu)化：

• 輸入端接電阻（RTRIM_A/B/C/D）、增益（GAIN0-5）、偏移（OFS0-5）、帶隙基準(zhǔn)（BG_TRIM），均支持讀取工廠校準(zhǔn)值后自定義調(diào)整；
• 滿量程電壓（FS_RANGE）支持 480-1040 mVPP 可編程，匹配不同信號(hào)幅度場(chǎng)景（如大信號(hào)時(shí)調(diào)大滿量程提升 SNR）。

2. 過(guò)范圍檢測(cè)與告警系統(tǒng)

內(nèi)置實(shí)時(shí)故障監(jiān)測(cè)與保護(hù)機(jī)制，保障系統(tǒng)可靠性：

• 過(guò)范圍檢測(cè)（OVR） ：監(jiān)測(cè) ADC 輸出 upper 8 位，可編程閾值（OVR_TH，默認(rèn) - 0.5 dBFS）與脈沖保持時(shí)間（OVR_N，4~1024 個(gè)采樣周期），通過(guò) ORA/ORB/ORC/ORD 引腳快速輸出通道過(guò)范圍狀態(tài)；
• 多維度告警 ：涵蓋 PLL 失鎖（CPLL/SPLL）、JESD204C 鏈路異常、FIFO 溢出 / 下溢、時(shí)鐘偏移、SYSREF 重同步等，告警狀態(tài)可通過(guò) CALSTAT 引腳或寄存器讀取，支持掩碼屏蔽非關(guān)鍵告警。

3. 靈活工作模式配置

支持通道關(guān)斷、低功耗模式與測(cè)試模式，適配不同系統(tǒng)需求：

• 通道配置 ：通過(guò) CH_EN 寄存器關(guān)斷 C/D 通道（僅保留 A/B），或單通道模式（僅保留 A），關(guān)斷后 JESD204C lanes 自動(dòng)減半，減少無(wú)效功耗；
• 功耗模式 ：低功耗模式（僅 1 GSPS 及以下支持）通過(guò)寄存器配置（LOW_POWER1-4）降低功耗，代價(jià)是高頻段（>2GHz）動(dòng)態(tài)性能略有下降；
• 測(cè)試模式 ：除 JESD204C 接口測(cè)試碼型外，支持 ADC 核心測(cè)試（如短傳輸測(cè)試模式、K28.5/K28.7 字符輸出），簡(jiǎn)化硬件調(diào)試。

四、典型應(yīng)用場(chǎng)景與設(shè)計(jì)建議

1. 核心應(yīng)用場(chǎng)景

ADC12QJ1600-EP 的核心價(jià)值在于 “直接射頻采樣 + 多通道并行 + 高可靠性”，典型應(yīng)用包括：

• 電子戰(zhàn)（SIGINT/ELINT） ：6 GHz 全功率帶寬支持 3GHz 以下信號(hào)直接采樣，四通道并行采集多頻段信號(hào)，JESD204C 減少布線復(fù)雜度；
• 衛(wèi)星通信（SATCOM） ：-55℃~+125℃寬溫與高可靠性設(shè)計(jì)，適配太空 / 機(jī)載極端環(huán)境，內(nèi)部 PLL 簡(jiǎn)化時(shí)鐘系統(tǒng)；
• 雷達(dá)系統(tǒng) ：1.6 GSPS 采樣率 + 64 dBc SFDR，支持脈沖信號(hào)采集，時(shí)間戳模塊標(biāo)記目標(biāo)回波時(shí)序，多通道同步保障相位一致性。

典型應(yīng)用架構(gòu)示例（雷達(dá)接收機(jī)）

1. 信號(hào)路徑 ：3GHz 以下射頻信號(hào)經(jīng) Balun 轉(zhuǎn)換為差分信號(hào)，AC 耦合至 ADC12QJ1600-EP 的 INA±~IND± 引腳；
2. 時(shí)鐘生成 ：50 MHz 低噪聲參考時(shí)鐘輸入 CLK±，內(nèi)部 PLL 生成 1.2 GSPS 采樣時(shí)鐘，PLLREFO± 輸出時(shí)鐘至 FPGA；
3. 數(shù)據(jù)傳輸 ：JESD204C 配置為 4 lanes、64B/66B 編碼，數(shù)據(jù)傳輸至 Xilinx UltraScale+ FPGA 進(jìn)行信號(hào)處理；
4. 同步與校準(zhǔn) ：SYSREF± 信號(hào)同步多片 ADC，背景校準(zhǔn)模式保障長(zhǎng)時(shí)間運(yùn)行精度，過(guò)范圍檢測(cè)觸發(fā)增益動(dòng)態(tài)調(diào)整。

2. 關(guān)鍵設(shè)計(jì)建議

（1）電源與時(shí)鐘設(shè)計(jì)

• 電源隔離 ：模擬電源（VA11/VA19）與數(shù)字電源（VD11）、PLL 電源（VPLL19）需獨(dú)立供電，每路電源就近并 0.1μF 陶瓷電容 + 10μF 鉭電容，CLKVDD 使用低噪聲 LDO（如 TPS7A8400）抑制噪聲；
• 時(shí)鐘優(yōu)化 ：采樣時(shí)鐘（CLK±）建議 AC 耦合，幅度≥0.4 VPP-DIFF，使用帶通濾波器（如 Mini-Circuits TCM2-43X+）濾除雜散，時(shí)鐘線與模擬輸入線間距≥2mm，減少串?dāng)_。

（2）PCB 布局與熱設(shè)計(jì)

• 分區(qū)布局 ：模擬區(qū)（INA±~IND±、CLK±）、數(shù)字區(qū)（JESD204C lanes、SPI）、電源區(qū)嚴(yán)格隔離；模擬地 / 數(shù)字地 / PGND/SE_GND 單點(diǎn)連接至公共地平面；
• 熱設(shè)計(jì) ：BGA 底部熱焊盤通過(guò) 4 個(gè)過(guò)孔連接至大面積接地銅皮，結(jié)到環(huán)境熱阻 RθJA=20.9℃/W，滿負(fù)荷時(shí)需確保結(jié)溫 < 150℃（推薦 PCB 銅皮厚度≥2oz）；
• 射頻防護(hù) ：模擬輸入引腳預(yù)留 50Ω 匹配電阻位置，未使用的 ADC 通道輸入引腳需接地，避免噪聲耦合。

（3）校準(zhǔn)與同步配置

• 上電校準(zhǔn) ：上電后先執(zhí)行前景校準(zhǔn)（CAL_FG=1），再啟用背景校準(zhǔn)（CAL_BG=1），溫度變化 > 10℃時(shí)建議重新觸發(fā)校準(zhǔn)；
• SYSREF 同步 ：SYSREF± 采用 AC 耦合（SYSREF_LVPECL_EN=0），布線長(zhǎng)度 < 10cm，通過(guò) SYSREF_POS 寄存器檢測(cè)最佳采樣位置，配置 SYSREF_SEL 確保時(shí)序余量。