【博主簡(jiǎn)介】本人“愛(ài)在七夕時(shí)”，系一名半導(dǎo)體行業(yè)質(zhì)量管理從業(yè)者，旨在業(yè)余時(shí)間不定期的分享半導(dǎo)體行業(yè)中的：產(chǎn)品質(zhì)量、失效分析、可靠性分析和產(chǎn)品基礎(chǔ)應(yīng)用等相關(guān)知識(shí)。常言：真知不問(wèn)出處，所分享的內(nèi)容如有雷同或是不當(dāng)之處，還請(qǐng)大家海涵。當(dāng)前在各網(wǎng)絡(luò)平臺(tái)上均以此昵稱為ID跟大家一起交流學(xué)習(xí)！

“封測(cè)廠已經(jīng)跟不上晶圓代工的腳步了，摩爾定律都開始告急了，我們與其在里面干著急，不如做到外面去”，2011年，臺(tái)積電的余振華面對(duì)媒體如是說(shuō)。2011年，臺(tái)積電宣布將會(huì)做先進(jìn)封裝。經(jīng)過(guò)兩年時(shí)間，臺(tái)積電開發(fā)出了CoWoS技術(shù)。但由于價(jià)格昂貴，只有Xilinx使用，為了拿下蘋果這個(gè)客戶，臺(tái)積電開發(fā)出了一種精簡(jiǎn)的設(shè)計(jì)，能夠?qū)oWoS結(jié)構(gòu)盡量簡(jiǎn)化，并且價(jià)格壓到原來(lái)的五分之一。這個(gè)技術(shù)就是后來(lái)的InFO技術(shù)。

自此，臺(tái)積電的先進(jìn)封裝分成了兩部分，更為經(jīng)濟(jì)的InFO封裝技術(shù)，成為收集客戶采用的首選，這也是臺(tái)積電拿下蘋果這個(gè)客戶的原因。而專注于高階客戶市場(chǎng)的CoWoS技術(shù)也因?yàn)?a target="_blank">人工智能的發(fā)展，得到進(jìn)一步發(fā)展與應(yīng)用。

2012年臺(tái)積電在與賽靈思合作推出Virtex-7 HT系列FPGA的過(guò)程中（由4顆28nm FPGA芯片并排安裝在硅中介層）便開發(fā)了TSV、μBump及RDL技術(shù)，并將這一系列技術(shù)命名為CoWoS（Chip-on-Wafer-on-Substrate）。隨后公司研發(fā)出InFO封裝，大幅降低了封裝體積。2018年，臺(tái)積電又公布了系統(tǒng)整合單芯片（SoIC）技術(shù)，標(biāo)志著臺(tái)積電已具備直接為客戶生產(chǎn)3DIC的能力。

一、CoWoS工藝技術(shù)的介紹

CoWoS，英文全稱：Chip-on-Wafer-on-Substrate，它是一種先進(jìn)的半導(dǎo)體封裝工藝技術(shù)，廣泛應(yīng)用于高性能計(jì)算、人工智能、數(shù)據(jù)中心等領(lǐng)域。

CoWoS工藝技術(shù)概念，簡(jiǎn)單來(lái)說(shuō)是先將半導(dǎo)體芯片（像是處理器、記憶體等），一同放在硅中介層上，再透過(guò)Chip on Wafer（CoW）的封裝制程連接至底層基板上。換言之，也就是先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW 芯片與基板連接，整合成CoWoS；利用這種封裝模式，使得多顆芯片可以封裝到一起，透過(guò)Si Interposer 互聯(lián)，達(dá)到了封裝體積小，功耗低，引腳少的效果。

1、CoWoS的關(guān)鍵技術(shù)點(diǎn)

講到這里，我們就不得不回顧一下2.5D封裝了，所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先經(jīng)由微凸塊（Micro Bump）連結(jié)，讓硅中介板之內(nèi)金屬線可連接不同芯片的電子訊號(hào)；接著再透過(guò)硅穿孔（TSV）來(lái)連結(jié)下方的金屬凸塊（Solder Bump），再經(jīng)由導(dǎo)線載板連結(jié)外部金屬球，實(shí)現(xiàn)芯片、芯片與封裝基板之間更緊密的互連。

而RDL(Redistributionlayer）再分布層則是在晶圓水平上，觸點(diǎn)再分布可以很高效的進(jìn)行。再分布層用于使連線路徑重新規(guī)劃，落到我們希望的區(qū)域，也可以獲得更高的觸點(diǎn)密度。再分布的過(guò)程，實(shí)際上是在原本的晶圓上又加了一層或幾層。首先淀積的是一層電介質(zhì)用于隔離，接著我們會(huì)使原本的觸點(diǎn)裸露，再淀積新的金屬層來(lái)實(shí)現(xiàn)重新布局布線。UBM在這里會(huì)被用到，作用是支撐焊錫球或者其他材料的接觸球。

講到的Interposer硅中介層指的是焊錫球和晶粒之間導(dǎo)電層。它的作用是擴(kuò)大連接面，使一個(gè)連接改線到我們想要的地方。與再分布層作用類似。簡(jiǎn)單來(lái)說(shuō)，硅中介層是CoWoS技術(shù)的核心組件，提供了高密度的互連網(wǎng)絡(luò)。中介層上的微米級(jí)金屬線和通孔（TSV，Through-Silicon Via）實(shí)現(xiàn)了芯片間的高速數(shù)據(jù)傳輸。

最后講的就是TIM（hermal interface material）熱界面材料，由于薄膜通常包含在高級(jí)封裝中，所以有了TIM以幫助降低從有源die到周圍環(huán)境的總熱阻。（對(duì)于非常高功率的器件，通常應(yīng)用兩層 TIM 材料層——die和封裝蓋之間的內(nèi)層以及封裝和散熱器之間的一層。）

而CoWoS工藝技術(shù)則是一種2.5D的整合生產(chǎn)技術(shù)，先將芯片通過(guò)Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。

嚴(yán)格的來(lái)說(shuō)，CoWoS 是一種 2.5D、3D 的封裝技術(shù)，可以分成「CoW」和「WoS」來(lái)看。 「CoW（Chip-on-Wafer）」是晶片堆疊; 「WoS（Wafer-on-Substrate）」則是將芯片堆疊在基板上。 CoWoS 就是把芯片堆疊起來(lái)，再封裝于基板上，最終形成 2.5D、3D 的形態(tài)，可以減少芯片的空間，同時(shí)還減少功耗和成本。 下圖為CoWoS封裝示意圖，將邏輯芯片及HBM（高帶寬記憶體）先連接于中介板上，透過(guò)中介板內(nèi)微小金屬線來(lái)整合左右不同芯片的電子訊號(hào)，同時(shí)經(jīng)由「砂穿孔（TSV）」技術(shù)來(lái)連結(jié)下方基板，最終透過(guò)金屬球銜接至外部電路。

而2.5D與3D封裝技術(shù)則是差別在堆疊方式。 2.5D 封裝是指將芯片堆疊于中間層之上或透過(guò)硅橋連接芯片，以水平堆疊的方式，主要應(yīng)用于拼接邏輯運(yùn)算芯片和高帶寬存儲(chǔ)器; 3D 封裝則是垂直堆疊芯片的技術(shù)，主要面向高效能邏輯芯片、SoC 制造。

但作為先進(jìn)封裝工藝技術(shù)，我們要明白：一說(shuō)到先進(jìn)封裝，首先想到的會(huì)是臺(tái)積電而非傳統(tǒng)封測(cè)大廠，因?yàn)橄冗M(jìn)封裝已經(jīng)面臨到 7nm 以下，而傳統(tǒng)封裝廠研發(fā)速度已無(wú)法跟進(jìn)晶圓制程的腳步，其中 CoWoS 中的 CoW 部分過(guò)于精密，只能由臺(tái)積電制造，所以才會(huì)造就這番景象。 同時(shí)，臺(tái)積電擁有許多全世界的高階客戶，為此「一條龍」的服務(wù)更能同時(shí)維持制程與封裝部分的良率，未來(lái)面對(duì)高階客戶的交付工作也將更為極致。

2、CoWoS技術(shù)的分支

CoWoS 可細(xì)分為 S、R、L 三類，分別對(duì)應(yīng)硅中介層（Si Interposer）、重布線層（RDL）與局部硅互聯(lián)技術(shù)（LSI）。目前市面上主流為 CoWoS-S，不論是 AI 伺服器、高效能運(yùn)算產(chǎn)品皆使用 CoWoS-S，但缺點(diǎn)是生產(chǎn)成本過(guò)高。

所以，目前臺(tái)積電會(huì)提供以上這三種CoWoS封裝服務(wù)，但隨著英偉達(dá)Blackwell系列GPU的大規(guī)模生產(chǎn)，臺(tái)積電將從2025年第四季度開始從CoWoS-S過(guò)渡到CoWoS-L工藝，使CoWoS-L成為臺(tái)積電CoWoS技術(shù)的主要工藝。

CoWoS-S類

通過(guò)采用單片矽中介層和矽通孔（TSVs）實(shí)現(xiàn)晶片與基板之間高速電信號(hào)的直接傳輸，不過(guò)其單片矽中介層存在容易出現(xiàn)良率問(wèn)題的不足。它面向高性能計(jì)算應(yīng)用，具備同類最佳的性能以及最高的集成密度。作為晶圓級(jí)系統(tǒng)集成平臺(tái)，CoWoS-S 能夠提供廣泛的內(nèi)插器尺寸、豐富的 HBM 立方體數(shù)量以及多樣的封裝尺寸，并且可達(dá)成比 2 倍掩模版尺寸（約 1,700mm2）更大的內(nèi)插器，從而可以將領(lǐng)先的 SoC 芯片與四個(gè)以上的 HBM2/HBM2E 立方體集成在一起。

CoWoS-R類

CoWoS-R隸屬于 CoWoS 高級(jí)封裝家族，運(yùn)用 InFO 技術(shù)，以有機(jī)中介層替換 CoWoS-S 的矽中介層。該有機(jī)中介層含有精細(xì)間距的 RDL（重新布線層），能夠?yàn)?HBM 與 SoC 晶片或者晶片與基板之間構(gòu)建高速連接通道。有機(jī)中介層由聚合物和銅線組成，憑借自身柔韌性充當(dāng)壓力緩沖器，可有效減少因基板與中介層之間熱膨脹系數(shù)不匹配所引發(fā)的可靠性問(wèn)題。

CoWoS-R 不僅可靠性優(yōu)越、良率良好，還能助力新的封裝擴(kuò)展尺寸，以適應(yīng)更復(fù)雜的功能需求。其 RDL 內(nèi)插器由聚合物和銅跡線構(gòu)成，機(jī)械方面相對(duì)靈活，有助于增強(qiáng) C4 關(guān)節(jié)的完整性，進(jìn)而使封裝能夠進(jìn)一步擴(kuò)大規(guī)模，滿足更為復(fù)雜的功能要求，在 HBM 和 SoC 異構(gòu)集成等小芯片之間的互連方面有著重要作用。

CoWoS-R技術(shù)的主要特點(diǎn)包括:

（1）RDL內(nèi)插器最多由6L銅層組成，用于最小布線。間距為4微米(2微米線寬/間距)。

（2）RDL互連提供了良好的信號(hào)和電源完整性性能，路由線路的RC值更低，以實(shí)現(xiàn)高傳輸數(shù)據(jù)速率。帶有六個(gè)RDL互連的共面GSGSG和層間接地屏蔽提供了出色的電氣性能。

（3）由于SoC和相應(yīng)襯底之間的CTE失配，RDL層和C4/UF層提供了良好的緩沖效果。C4凸起使應(yīng)變能密度大大降低。

CoWoS-L類

CoWoS-L 是臺(tái)積電當(dāng)前的最新技術(shù)，屬于 CoWoS 平臺(tái)中的后置晶片封裝，它融合了 CoWoS-S 和 InFO 技術(shù)的優(yōu)勢(shì)，借助帶有 LSI（局部矽互連）晶片的中介層，實(shí)現(xiàn)極為靈活的整合，用于晶片間的互連以及 RDL 層的電源和信號(hào)傳輸。它保留了 CoWoS-S 中的矽通孔（TSVs）這一特征，以此減少了因使用大矽中介層在 CoWoS-S 里出現(xiàn)的良率問(wèn)題。

作為 CoWoS 平臺(tái)中重要的芯片級(jí)封裝之一，CoWoS-L 結(jié)合 CoWoS-S 和 InFO 技術(shù)優(yōu)點(diǎn)，運(yùn)用內(nèi)插器與 LSI 芯片達(dá)成最靈活的集成方式，服務(wù)于管芯到管芯的互連，并依靠 RDL 層完成功率和信號(hào)傳遞。該產(chǎn)品起始便具備 1.5 倍掩模版插入器尺寸，能實(shí)現(xiàn) 1 倍 SoC + 4 倍 HBM 立方體的配置，后續(xù)還可進(jìn)一步拓展外殼尺寸，以便集成更多芯片。此外，它在矽中介層中加入主動(dòng)元件 LSI，提升了晶片設(shè)計(jì)及封裝彈性，可堆疊多達(dá) 12 顆 HBM3，成本比 CoWoS-S 更低，預(yù)計(jì) 2024 年推出，有望成為未來(lái) CoWoS 技術(shù)主流，新一代 AI 晶片有機(jī)會(huì)應(yīng)用此項(xiàng)技術(shù)。

在部分實(shí)際案例中，可能會(huì)采用絕緣通孔（TIVs）替代 TSVs，目的是減少插入損耗。其封裝從 1.5 倍光罩尺寸的中介層起步，配置 1 個(gè) SoC 和 4 個(gè) HBM 方塊，并可進(jìn)一步擴(kuò)展到更大尺寸以整合更多晶片。

CoWoS-L服務(wù)的主要特點(diǎn)包括:

（1）大規(guī)模集成電路芯片，用于通過(guò)多層亞微米銅線實(shí)現(xiàn)高布線密度的管芯間互連。大規(guī)模集成電路芯片可以在每個(gè)產(chǎn)品中采用多種連接架構(gòu)(例如，SoC到SoC、SoC到小芯片、SoC到HBM等)，也可以在多個(gè)產(chǎn)品中重復(fù)使用。相應(yīng)的金屬類型、層數(shù)和間距與CoWoS-S的產(chǎn)品一致

（2）基于模制的內(nèi)插器在正面和背面都具有寬間距的RDL層，并且用于信號(hào)和功率傳輸?shù)腡IV(直通內(nèi)插器通路)在高速傳輸中提供了低損耗的高頻信號(hào)。

（3）能夠在片上系統(tǒng)芯片的正下方集成額外的元件，例如獨(dú)立的IPD(集成無(wú)源器件)，以更好的PI/SI支持其信號(hào)通信。

芯片的布局設(shè)計(jì)，遂成為延續(xù)摩爾定律的新解方，異構(gòu)整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應(yīng)運(yùn)而生，同時(shí)成為IC 芯片的創(chuàng)新動(dòng)能。

所謂的異構(gòu)整合，廣義而言，就是將兩種不同的芯片，例如記憶體＋邏輯芯片、光電＋電子元件等，透過(guò)封裝、3D 堆疊等技術(shù)整合在一起。換句話說(shuō)，將兩種不同制程、不同性質(zhì)的芯片整合在一起，都可稱為是異構(gòu)整合。

3、CoWoS的技術(shù)優(yōu)勢(shì)

提升帶寬和性能

通過(guò)減少芯片之間的互連距離，CoWoS技術(shù)顯著提高了數(shù)據(jù)傳輸帶寬和速度，降低了延遲。適用于需要快速數(shù)據(jù)處理和高吞吐量的應(yīng)用場(chǎng)景。

功耗優(yōu)化

緊密的芯片集成和高效的互連設(shè)計(jì)降低了系統(tǒng)的整體功耗，延長(zhǎng)了設(shè)備的使用壽命。

靈活的設(shè)計(jì)和制造

CoWoS技術(shù)支持不同工藝節(jié)點(diǎn)和不同類型芯片的集成，設(shè)計(jì)靈活性大?？梢愿鶕?jù)具體需求進(jìn)行定制化設(shè)計(jì)，滿足多樣化的市場(chǎng)需求。

相比第三代技術(shù)，第五代CoWoS-S的晶體管數(shù)量將增加20倍，中介層面積也會(huì)提升3倍。第五代封裝技術(shù)還將封裝8個(gè)128G的HBM2e內(nèi)存和2顆大型SoC內(nèi)核。

2010 年開始 2.5D Interposer 的研發(fā)，2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達(dá)到 0.25μm，實(shí)現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。

真正引爆 CoWoS 的產(chǎn)品是人工智能（AI）芯片。2016 年，英偉達(dá)（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺(tái)積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測(cè)產(chǎn)能在 2017 年首度擴(kuò)充。

二、CoWoS工藝技術(shù)的制備流程

先將芯片通過(guò)Si interposer與下面的wafer堆疊在一起，其中連接部分叫ubump，是一對(duì)Cu piller中間焊Solder，填入underfill保護(hù)芯片與連接的結(jié)構(gòu)。

1、將芯片連接在載板上，然后進(jìn)行CMP將Si interposer減薄，接著加入RDL與Solder ball。

2、將wafer從載板上轉(zhuǎn)移到膠帶上，切割wafer，將芯片從膠帶上取下來(lái)倒置安裝在基板上。

3、最后加上保護(hù)結(jié)構(gòu)并使用熱界面金屬（TIM）填充保護(hù)蓋與芯片中間的空隙。

三、CoWoS工藝技術(shù)在市場(chǎng)上的應(yīng)用現(xiàn)狀

因 CoWoS-S 面臨中介層面積進(jìn)一步擴(kuò)大、多芯片翹曲等挑戰(zhàn)，在此基礎(chǔ)上迭代升級(jí)難度大幅增加，所以臺(tái)積電著重發(fā)力 CoWoS-L 技術(shù)。CoWoS-L 具備諸多優(yōu)勢(shì)，它無(wú)需掩膜拼接，能有效解決大型硅中介層的良率問(wèn)題，還可帶來(lái)更高的靈活性。其中介層由多個(gè)局部硅互連（local silicon interconnect，LSI）芯片和全局重布線（global redistribution layers）構(gòu)成，形成重組的中介層（reconstituted interposer，RI），以此替代 CoWoS-S 中的單片硅中介層。

LSI 芯片保留了硅中介層的優(yōu)秀特性，像亞微米銅互連、硅通孔（TSV）以及嵌入式深溝槽電容器（eDTC）等，這確保了良好的系統(tǒng)性能，同時(shí)規(guī)避了單個(gè)大型硅中介層的良率損失問(wèn)題。并且，在 RI 中引入了絕緣體通孔（TIV）作為垂直互連，相比 TSV 有著更低的插入損耗。目前，臺(tái)積電已成功實(shí)現(xiàn)具備 3 倍掩膜版尺寸中介層的 CoWoS-L 結(jié)構(gòu)，該結(jié)構(gòu)能夠搭載多個(gè) SoC 芯片和 8 個(gè) HBM，穩(wěn)定的可靠性結(jié)果與卓越的電氣性能顯示，CoWoS-L 架構(gòu)有望延續(xù) CoWoS-S 的擴(kuò)展態(tài)勢(shì)，以滿足未來(lái) 2.5D SiP 系統(tǒng)在高性能計(jì)算（HPC）和 AI 深度學(xué)習(xí)方面的需求?；谶@些優(yōu)勢(shì)，CoWoS-L 將成為下一階段的主要封裝類型。

除了 CoWoS-L 的推進(jìn)，采用 CoWoS 技術(shù)的芯片堆棧版本預(yù)計(jì)在 2027 年準(zhǔn)備就緒，屆時(shí) CoWoS 技術(shù)會(huì)整合 SoIC、HBM 及其他元件，構(gòu)建出一個(gè)運(yùn)算能力強(qiáng)大，可媲美資料中心服務(wù)器機(jī)架甚至整臺(tái)服務(wù)器的晶圓級(jí)系統(tǒng)。而到 2027 年后，3D 版的 CoWoS 技術(shù)也將登上歷史舞臺(tái)，進(jìn)一步拓展 CoWoS 技術(shù)在市場(chǎng)中的應(yīng)用范圍與影響力。

四、CoWoS工藝技術(shù)的應(yīng)用領(lǐng)域

高端芯片走向多個(gè)小芯片、內(nèi)存，堆疊成為必然發(fā)展趨勢(shì)，CoWoS 封裝技術(shù)應(yīng)用的領(lǐng)域廣泛，包含高效能運(yùn)算 HPC、AI 人工智能、數(shù)據(jù)中心、5G、物聯(lián)網(wǎng)、車用電子等等，可以說(shuō)在未來(lái)的各大趨勢(shì)，CoWoS 封裝技術(shù)會(huì)扮演著相當(dāng)重要的地位。

過(guò)去的芯片效能都仰賴半導(dǎo)體制程的改進(jìn)而提升，但隨著元件尺寸越來(lái)越接近物理極限，芯片微縮難度越來(lái)越高，要保持小體積、高效能的晶片設(shè)計(jì)，半導(dǎo)體產(chǎn)業(yè)不僅持續(xù)發(fā)展先進(jìn)制程，同時(shí)也朝晶片架構(gòu)著手改進(jìn)，讓芯片從原先的單層，轉(zhuǎn)向多層堆疊。 也因如此，先進(jìn)封裝也成為延續(xù)摩爾定律的關(guān)鍵推手之一，在半導(dǎo)體產(chǎn)業(yè)中引領(lǐng)浪潮。

高性能計(jì)算（HPC）：需要處理大量數(shù)據(jù)和復(fù)雜計(jì)算的領(lǐng)域，如科學(xué)計(jì)算、金融建模等。

人工智能（AI）：AI加速器和深度學(xué)習(xí)處理器需要高帶寬和低延遲的數(shù)據(jù)傳輸。

數(shù)據(jù)中心：服務(wù)器和網(wǎng)絡(luò)處理器等需要高效的數(shù)據(jù)處理能力和快速的存儲(chǔ)訪問(wèn)。

網(wǎng)絡(luò)通信：如高速交換機(jī)、路由器中的芯片封裝。

消費(fèi)電子：如高端智能手機(jī)、平板電腦中的芯片封裝。

臺(tái)積電的CoWoS工藝技術(shù)通過(guò)將多個(gè)芯片緊密集成在一個(gè)封裝中，并利用硅中介層提供高速互連，顯著提升了系統(tǒng)的性能、帶寬和能效，適用于需要高性能和高帶寬的計(jì)算和數(shù)據(jù)處理應(yīng)用。

五、CoWoS工藝技術(shù)未來(lái)展望

2021 年臺(tái)積電發(fā)布的第 5 代 CoWoS 技術(shù)（CoWoS-S5）使效能得到大幅提升。

在集成能力方面，CoWoS-S5 將插層尺寸擴(kuò)大到 3 倍 rectile limit（2500 mm2），單個(gè)插層上可集成 3 個(gè)或更多邏輯芯片組以及 8 個(gè) HBM，相比上一代，結(jié)合更大尺寸與先進(jìn)節(jié)點(diǎn)頂層芯片，晶體管集成數(shù)量多了近 20 倍，內(nèi)存堆棧數(shù)量從 4 個(gè)增加到 8 個(gè)。在散熱解決方案優(yōu)化上，CoWoS-S5 具備環(huán)型封裝與帶散熱器的蓋型封裝兩種熱解決方案。環(huán)型封裝讓裸片背面暴露可直接接觸散熱器；蓋型封裝在蓋和裸片間插入熱界面材料（TIM），以往常用的凝膠型 TIM 因熱導(dǎo)率和可靠性覆蓋退化問(wèn)題無(wú)法滿足 HPC 和人工智能領(lǐng)域高功率要求，所以采用了新型非凝膠 TIM，其導(dǎo)熱系數(shù)大于 20 W/K，TIM 覆蓋率達(dá) 100%，經(jīng)多項(xiàng)測(cè)試后無(wú)明顯衰減，可靠性測(cè)試后熱阻衰減小于 10%。

臺(tái)積電在 2024 年歐洲技術(shù)論壇上表示，CoWoS 和 SoIC 兩項(xiàng)先進(jìn)封裝的產(chǎn)能在 2026 年底前會(huì)持續(xù)快速增長(zhǎng)。其中，CoWoS 計(jì)劃在 2023 年底到 2026 年底的 3 年間實(shí)現(xiàn) 60% 的產(chǎn)能復(fù)合年增長(zhǎng)率，意味著 2026 年底其產(chǎn)能將達(dá)到 2023 年底的 4 倍左右。而 SoIC 計(jì)劃在同期實(shí)現(xiàn) 100% 的產(chǎn)能復(fù)合年增長(zhǎng)率，2026 年底產(chǎn)能將達(dá)到 2023 年底的 8 倍左右。

除臺(tái)積電外，日月光等 OAST 企業(yè)也在持續(xù)擴(kuò)大類 CoWoS 封裝的產(chǎn)能，以滿足市場(chǎng)需求。而CoWoS 作為業(yè)界主流的 HBM 高帶寬內(nèi)存芯片同計(jì)算芯片集成技術(shù)，已廣泛應(yīng)用于英偉達(dá) AI GPU 等產(chǎn)品中。臺(tái)積電預(yù)估未來(lái)幾年面向 AI 和 HPC 等應(yīng)用的芯片系統(tǒng)會(huì)同時(shí)采用 CoWoS 和 SoIC 兩項(xiàng)技術(shù)，為滿足復(fù)雜處理器制造需求，臺(tái)積電將同步提高這兩種先進(jìn)封裝的產(chǎn)能。同時(shí)，臺(tái)積電還在積極擴(kuò)展 CoWoS 的細(xì)分類別，未來(lái)計(jì)劃推出如整體面積更大的 CoWoS-L 等變體，進(jìn)一步豐富產(chǎn)品形態(tài)，滿足多樣化的市場(chǎng)需求。

寫在最后的話

總體來(lái)看，臺(tái)積電在CoWoS技術(shù)上的大膽擴(kuò)張，將為公司帶來(lái)更大的市場(chǎng)份額和收益，也為合作伙伴提供更多機(jī)會(huì)。這一技術(shù)的進(jìn)步，不僅使得臺(tái)積電在全球半導(dǎo)體行業(yè)占據(jù)更強(qiáng)大的位置，也為未來(lái)的技術(shù)創(chuàng)新提供了新的契機(jī)。

隨著2026年即將到來(lái)，半導(dǎo)體市場(chǎng)的競(jìng)爭(zhēng)將更加激烈。消費(fèi)者也許會(huì)在不久的將來(lái)看到一系列基于CoWoS技術(shù)的新產(chǎn)品，這些產(chǎn)品將極大地改變?nèi)藗儗?duì)于高性能計(jì)算設(shè)備的認(rèn)知。對(duì)于那些尋求極致性能和高效能產(chǎn)品的用戶而言，臺(tái)積電的最新進(jìn)展無(wú)疑是一個(gè)值得關(guān)注的亮點(diǎn)。

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審核編輯 黃宇