以下文章來源于逍遙設(shè)計(jì)自動(dòng)化，作者逍遙科技

引言

半導(dǎo)體產(chǎn)業(yè)正面臨傳統(tǒng)芯片縮放方法遭遇基本限制的關(guān)鍵時(shí)刻。隨著人工智能和高性能計(jì)算應(yīng)用對(duì)計(jì)算能力的需求呈指數(shù)級(jí)增長(zhǎng)，業(yè)界已轉(zhuǎn)向多Chiplet異構(gòu)集成作為解決方案。本文探討支持這一轉(zhuǎn)變的前沿互連技術(shù)，內(nèi)容來自新加坡微電子研究院在2025年HIR年會(huì)上發(fā)表的研究成果[1]。

推動(dòng)Chiplet集成的驅(qū)動(dòng)力

生成式人工智能的持續(xù)增長(zhǎng)對(duì)計(jì)算性能產(chǎn)生了巨大需求，系統(tǒng)性能大約每年需要翻倍才能達(dá)到澤級(jí)計(jì)算水平。傳統(tǒng)單片芯片設(shè)計(jì)由于良率限制、成本約束和半導(dǎo)體制造的物理邊界，已無法有效滿足這些要求。從芯片級(jí)縮放向封裝級(jí)縮放的轉(zhuǎn)變代表了業(yè)界對(duì)這些挑戰(zhàn)的回應(yīng)，預(yù)計(jì)到2030年將在先進(jìn)封裝內(nèi)集成超過一萬億個(gè)晶體管。

向先進(jìn)系統(tǒng)級(jí)封裝架構(gòu)的演進(jìn)從根本改變了計(jì)算系統(tǒng)的構(gòu)建方式。現(xiàn)代設(shè)計(jì)不再依賴通過外部接口連接的單個(gè)大型芯片，而是將多個(gè)專用Chiplet集成到高密度Interposer上,同時(shí)配合堆疊式存儲(chǔ)器配置。這種方法能夠創(chuàng)建超大規(guī)模多Chiplet系統(tǒng),作為加速計(jì)算平臺(tái)的構(gòu)建模塊。封裝尺寸從傳統(tǒng)板級(jí)集成的10到100厘米范圍縮小到數(shù)十毫米,同時(shí)通過光電共封裝引擎實(shí)現(xiàn)超過50太比特每秒的帶寬。

圖1：計(jì)算性能如何驅(qū)動(dòng)封裝系統(tǒng)縮放,從2021年的超過500億個(gè)晶體管擴(kuò)展到2030年超過1萬億個(gè)晶體管,說明了由先進(jìn)封裝驅(qū)動(dòng)的系統(tǒng)縮放的未來發(fā)展路徑。

新加坡微電子研究院的先進(jìn)封裝能力

新加坡微電子研究院成立于1991年,隸屬于新加坡科技研究局,已在半導(dǎo)體封裝創(chuàng)新領(lǐng)域占據(jù)領(lǐng)先地位。該研究院運(yùn)營(yíng)著總面積達(dá)8000平方米的大型潔凈室設(shè)施,配備300毫米晶圓先進(jìn)封裝開發(fā)和光子集成專用設(shè)備。該設(shè)施為超過100家半導(dǎo)體價(jià)值鏈合作伙伴公司提供技術(shù)探索、原型開發(fā)和小批量生產(chǎn)服務(wù)。

圖2：微電子研究院的研究領(lǐng)域和設(shè)施,包括8000平方米的潔凈室空間,配備工業(yè)級(jí)工具用于300毫米晶圓的先進(jìn)封裝和光子技術(shù)研發(fā)。

過去二十年間,該研究院通過50多個(gè)聯(lián)合項(xiàng)目推動(dòng)互連技術(shù)路線圖發(fā)展,逐步將能力從基礎(chǔ)硅通孔技術(shù)提升到復(fù)雜的混合鍵合工藝。這一歷程始于2010年左右用于TSV Interposer的200毫米晶圓加工,到2015年演進(jìn)為多芯片扇出晶圓級(jí)封裝,現(xiàn)在涵蓋300毫米精細(xì)間距再布線層、帶有堆疊封裝配置的多芯片扇出封裝,以及使用晶圓到晶圓和芯片到晶圓混合鍵合技術(shù)的300毫米3D集成線路。

圖3：微電子研究院先進(jìn)封裝技術(shù)的發(fā)展歷程,從2005年的200毫米TSV Interposer,經(jīng)過2010年的300毫米TSV生產(chǎn)線建立,到2015年的多芯片扇出演示,再到當(dāng)前的300毫米精細(xì)間距再布線層和多芯片F(xiàn)OWLP,以及正在開發(fā)的300毫米3D集成線路使用混合鍵合技術(shù)。

高密度扇出Interposer的縮放挑戰(zhàn)

高密度扇出Interposer的開發(fā)需要在多個(gè)互連維度同時(shí)取得進(jìn)展。微凸點(diǎn)間距已從30微米降至2025年的8微米,并且正在繼續(xù)向更精細(xì)的間距發(fā)展。再布線層線寬和間距同樣從2微米縮小到亞微米尺寸,到2024年需要7層或更多金屬層,目標(biāo)是到2026年達(dá)到10層。通孔互連間距已從超過300微米降至100微米及以下。

圖4：高密度扇出Interposer互連縮放的全面路線圖,顯示了微凸點(diǎn)從30微米間距縮放到8微米間距,再布線層線寬/間距從2微米縮放到0.4微米,再布線層數(shù)從4層增加到10層,以及通孔互連從大于300微米間距縮小到小于100微米間距。

再布線層布線的縮放帶來顯著的制造挑戰(zhàn)。依賴光刻膠圖案化的傳統(tǒng)半加成工藝在多個(gè)金屬層累積時(shí)會(huì)遇到形貌限制,難以實(shí)現(xiàn)均勻的線寬并防止缺陷。光刻膠圖案化的聚合物介電層通孔在尺寸小于2微米時(shí)也會(huì)因尺寸限制和工藝變異而出現(xiàn)問題。

圖5：對(duì)比了傳統(tǒng)半加成工藝與先進(jìn)聚合物鑲嵌工藝,說明鑲嵌方法如何通過等離子體刻蝕技術(shù)而非光刻圖案化實(shí)現(xiàn)可擴(kuò)展的亞微米線寬和間距以及改進(jìn)的通孔形成。

聚合物鑲嵌工藝是實(shí)現(xiàn)精細(xì)間距再布線層的關(guān)鍵技術(shù)。該方法不是通過電鍍和刻蝕來構(gòu)建金屬特征,而是在介電材料中創(chuàng)建溝槽,保形沉積阻擋層和種子層,通過電鍍用銅填充溝槽,然后通過化學(xué)機(jī)械拋光平坦化表面。這種方法消除了形貌累積問題,并通過精確控制的等離子體刻蝕形成亞微米通孔,實(shí)現(xiàn)高良率制造所需的均勻通孔輪廓和最小線寬變化。

微凸點(diǎn)技術(shù)演進(jìn)

隨著再布線層尺寸縮小,連接微凸點(diǎn)必須按比例縮放以保持對(duì)準(zhǔn)容差和電氣性能。使用焊料回流工藝的傳統(tǒng)微凸點(diǎn)技術(shù)在小于15微米間距時(shí)遇到基本限制。焊料回流工藝可能導(dǎo)致凸點(diǎn)結(jié)構(gòu)過度底切,引發(fā)可靠性問題。鍵合工藝產(chǎn)生的助焊劑殘留在精細(xì)間距下越來越難以清潔,可能損害長(zhǎng)期可靠性。鍵合界面處金屬間化合物的生長(zhǎng)必須仔細(xì)控制以防止脆性失效模式。

圖6：微凸點(diǎn)技術(shù)的發(fā)展以及在精細(xì)間距下出現(xiàn)的各種失效模式,包括8微米間距下的過度底切、助焊劑殘留污染以及15微米間距下的金屬間化合物生長(zhǎng)。

先進(jìn)微凸點(diǎn)工藝采用多項(xiàng)創(chuàng)新來應(yīng)對(duì)這些挑戰(zhàn)。帶晶圓級(jí)底填料的熱壓鍵合通過在受控氣氛中鍵合完全消除助焊劑,防止污染問題。鎳鐵合金等新型阻擋材料相比傳統(tǒng)鎳阻擋層能更好地控制金屬間化合物生長(zhǎng)。聚合物嵌入的平坦化凸點(diǎn)結(jié)構(gòu)改善了高度均勻性并支持無助焊劑鍵合工藝。對(duì)于接近10微米及以下的間距,業(yè)界正在探索銅對(duì)銅直接熱壓鍵合作為基于焊料互連的替代方案,盡管這需要更嚴(yán)格的工藝控制和表面制備技術(shù)。

垂直集成的硅通孔技術(shù)

3D集成線路需要硅通孔在堆疊芯片或Chiplet之間建立垂直電氣連接。隨著設(shè)計(jì)師尋求最小化硅占用面積同時(shí)保持足夠的通孔深度以實(shí)現(xiàn)穩(wěn)定的電氣性能,這些通孔的縱橫比持續(xù)增加。當(dāng)前的開發(fā)工作目標(biāo)是到2025年實(shí)現(xiàn)1×20微米的TSV尺寸,縱橫比超過15:1。

圖7：3D封裝的互連縮放路線圖,顯示TSV從10×100微米間距演進(jìn)到1×20微米間距,以及混合鍵合從2.5微米間距演進(jìn)到0.25微米間距。

圖8：高縱橫比TSV形成中遇到的關(guān)鍵工藝挑戰(zhàn),包括物理氣相沉積的階梯覆蓋不良導(dǎo)致側(cè)壁和底部空洞、通孔開口處的懸垂造成的夾斷空洞,以及實(shí)現(xiàn)無空洞填充的優(yōu)化工藝流程。

實(shí)現(xiàn)高縱橫比TSV的無空洞填充需要仔細(xì)優(yōu)化每個(gè)工藝步驟。硅刻蝕工藝必須創(chuàng)建光滑的側(cè)壁并將扇形最小化,因?yàn)榇植诙葧?huì)在后續(xù)工藝步驟中捕獲空洞。絕緣氧化物襯層的原子層沉積提供了高縱橫比所需的保形覆蓋,優(yōu)于傳統(tǒng)化學(xué)氣相沉積的能力。阻擋層和種子金屬沉積同樣必須實(shí)現(xiàn)出色的保形性,以確保整個(gè)通孔深度的均勻電鍍。阻擋層和種子層的化學(xué)氣相沉積技術(shù)相比物理氣相沉積方法提供了顯著改進(jìn)的階梯覆蓋,防止了圖中所示的夾斷和側(cè)壁空洞形成問題。

計(jì)量能力是TSV技術(shù)開發(fā)中一個(gè)經(jīng)常被忽視但十分重要的方面。準(zhǔn)確測(cè)量通孔深度、側(cè)壁輪廓以及填充通孔內(nèi)的空洞形成需要先進(jìn)的檢測(cè)技術(shù),如橫截面掃描電子顯微鏡和聲學(xué)顯微鏡。隨著通孔尺寸縮小和縱橫比增加,這些計(jì)量挑戰(zhàn)加劇,需要在工藝開發(fā)的同時(shí)持續(xù)投資表征基礎(chǔ)設(shè)施。

晶圓到晶圓混合鍵合基礎(chǔ)

混合鍵合技術(shù)通過完全消除焊料并同時(shí)形成銅對(duì)銅金屬鍵合和介電層對(duì)介電層鍵合,實(shí)現(xiàn)最精細(xì)的互連間距。這種方法可以實(shí)現(xiàn)遠(yuǎn)低于1微米的互連間距,當(dāng)前在0.4微米間距下已有演示,開發(fā)路線圖延伸到2026年的0.25微米間距。該技術(shù)需要對(duì)表面平整度、清潔度和鍵合條件進(jìn)行極高的控制。

圖9：3D封裝的完整互連縮放路線圖,包括TSV、晶圓到晶圓混合鍵合、芯片到晶圓混合鍵合以及堆疊技術(shù)的演進(jìn)。

圖10：晶圓到晶圓混合鍵合工藝流程和關(guān)鍵挑戰(zhàn),包括控制銅凹陷和介電層表面粗糙度的重要性、管理晶圓翹曲以實(shí)現(xiàn)精確對(duì)準(zhǔn)、優(yōu)化表面活化以獲得足夠的鍵合強(qiáng)度,以及實(shí)施用于銅凹陷、顆粒檢測(cè)和銅-銅界面空洞檢測(cè)的高分辨率計(jì)量。

混合鍵合工藝始于通過鑲嵌流程制備鍵合焊盤,在凹陷的介電層空腔中形成銅特征并通過化學(xué)機(jī)械拋光平坦化。關(guān)鍵挑戰(zhàn)在于對(duì)銅凹陷實(shí)現(xiàn)極其嚴(yán)格的控制,通常要求整個(gè)晶圓上的凹陷變化小于幾納米,同時(shí)保持亞納米級(jí)的介電層表面粗糙度。兩個(gè)晶圓表面都要經(jīng)過等離子體活化處理以增強(qiáng)可鍵合性,在表面產(chǎn)生促進(jìn)后續(xù)接觸時(shí)粘附的活性物質(zhì)。

鍵合最初在室溫下以適度的施加力進(jìn)行,足以啟動(dòng)接觸并通過范德華力創(chuàng)建臨時(shí)鍵合。然后鍵合的晶圓對(duì)經(jīng)歷大約400攝氏度的熱退火,在此過程中銅特征相互擴(kuò)散形成永久金屬連接,同時(shí)介電材料形成共價(jià)鍵。這種兩階段工藝使得能夠在沒有高溫鍵合會(huì)產(chǎn)生的熱膨脹失配挑戰(zhàn)的情況下進(jìn)行初始對(duì)準(zhǔn)和附著。

應(yīng)力工程在混合鍵合成功中發(fā)揮關(guān)鍵作用。必須通過仔細(xì)的材料選擇和工藝優(yōu)化將晶圓翹曲最小化,以實(shí)現(xiàn)精細(xì)間距鍵合所需的亞微米對(duì)準(zhǔn)精度。任何應(yīng)力引起的翹曲都會(huì)產(chǎn)生跑偏誤差,即頂部和底部晶圓之間的對(duì)準(zhǔn)向晶圓外圍退化,可能導(dǎo)致未對(duì)準(zhǔn)失效和空洞。表面活化參數(shù)顯著影響最終鍵合強(qiáng)度,活化不足會(huì)導(dǎo)致界面薄弱容易分層,而過度活化可能導(dǎo)致表面粗糙化或不需要的材料去除。

保護(hù)層鍵合提高可靠性

混合鍵合技術(shù)的一項(xiàng)重要?jiǎng)?chuàng)新是在表面活化和鍵合之前在銅鍵合焊盤上沉積保護(hù)性金屬層。這種方法解決了傳統(tǒng)直接銅對(duì)銅混合鍵合中可能導(dǎo)致界面空洞形成和可靠性退化的幾個(gè)基本挑戰(zhàn)。

圖11：傳統(tǒng)晶圓到晶圓混合鍵合中可能形成的五種不同類型的界面空洞:阻擋層到介電層界面空洞由阻擋層尖峰引起、銅電偶腐蝕誘導(dǎo)的空洞、表面不均勻性導(dǎo)致的銅對(duì)銅空洞、銅對(duì)介電層空洞,以及熱膨脹系數(shù)失配應(yīng)力誘導(dǎo)的介電層對(duì)介電層空洞。該圖還演示了保護(hù)層鍵合如何消除這些空洞形成機(jī)制,實(shí)現(xiàn)無空洞界面,這對(duì)于精細(xì)間距鍵合焊盤尤其重要。

保護(hù)層在增強(qiáng)鍵合質(zhì)量方面具有多重功能。當(dāng)不同金屬接觸電解質(zhì)溶液時(shí),保護(hù)層防止?jié)穹ㄇ逑椿蚧罨に嚻陂g可能發(fā)生的銅電偶腐蝕。保護(hù)層充當(dāng)阻擋層,防止化學(xué)機(jī)械拋光和鍵合之間的處理和加工過程中的氧化。保護(hù)層還為等離子體活化處理提供化學(xué)穩(wěn)定性更高的表面,在不損壞底層銅的情況下實(shí)現(xiàn)更強(qiáng)的活化參數(shù)。隨著鍵合焊盤尺寸縮小到亞微米尺度,在整個(gè)鍵合界面上形成無空洞的緊密接觸變得越來越關(guān)鍵,因?yàn)榧词剐〉目斩匆舱伎傛I合面積的很大一部分。

芯片到晶圓混合鍵合技術(shù)

雖然晶圓到晶圓混合鍵合提供最精細(xì)的互連間距,但芯片到晶圓混合鍵合通過能夠?qū)碜圆煌A來源的已知良好芯片組裝到公共載體晶圓上,為異構(gòu)集成提供了必要的靈活性。當(dāng)前芯片到晶圓混合鍵合演示實(shí)現(xiàn)了6微米間距,開發(fā)目標(biāo)是到2025年達(dá)到2.5微米間距,到2026年達(dá)到小于2微米間距。

圖12：3D封裝的完整互連縮放路線圖,包括晶圓到晶圓混合鍵合和芯片到晶圓混合鍵合的演進(jìn)路徑。

圖13：完整的芯片到晶圓混合鍵合工藝流程,從芯片晶圓上的混合鍵合焊盤制作開始,應(yīng)用保護(hù)層涂層,使用等離子體切割或背面研磨后機(jī)械切割進(jìn)行芯片分離,將分離的芯片安裝在切割膠帶上并進(jìn)行表面活化,最后使用優(yōu)化的鍵合工具將芯片放置到基板晶圓上,隨后進(jìn)行鍵合后退火。

芯片分離方法顯著影響芯片到晶圓鍵合良率。傳統(tǒng)機(jī)械切割可能引入邊緣崩裂和顆粒污染,干擾鍵合。先切割后研磨方法(在晶圓部分切割后涂覆保護(hù)性聚合物層,然后背面研磨至最終厚度)提供了更清潔的芯片邊緣和更少的顆粒產(chǎn)生。等離子體切割提供了更好的邊緣質(zhì)量,損傷最小,盡管該工藝需要仔細(xì)優(yōu)化以在不產(chǎn)生過度側(cè)壁粗糙度的情況下實(shí)現(xiàn)分離。自動(dòng)光學(xué)檢測(cè)映射顯示,使用帶保護(hù)層的先切割后研磨流程時(shí),機(jī)械切割和等離子體切割的顆粒性能相當(dāng),盡管等離子體切割產(chǎn)生更優(yōu)越的邊緣形貌。

鍵合工具設(shè)計(jì)深刻影響芯片到晶圓混合鍵合的成功。使整個(gè)芯片同時(shí)接觸的平面鍵合工具經(jīng)常在芯片中心捕獲空洞,因?yàn)殒I合界面的氣體無法逃逸。軟曲率鍵合工具通過從芯片中心開始接觸并逐漸向芯片邊緣建立鍵合來解決這一限制,允許捕獲的氣體從外圍逃逸。這種方法模擬了晶圓到晶圓鍵合中自然發(fā)生的鍵合波傳播,在整個(gè)芯片區(qū)域?qū)崿F(xiàn)無空洞鍵合。表面活化、鍵合工具曲率、鍵合力和鍵合持續(xù)時(shí)間需要仔細(xì)協(xié)同優(yōu)化以實(shí)現(xiàn)高良率芯片到晶圓混合鍵合工藝。

3D芯片堆疊架構(gòu)

3D集成的最終表達(dá)形式涉及堆疊多個(gè)有源芯片層以創(chuàng)建高帶寬存儲(chǔ)器配置或邏輯加存儲(chǔ)器系統(tǒng)。當(dāng)前演示使用面對(duì)面對(duì)背鍵合序列實(shí)現(xiàn)了四層晶圓堆疊,開發(fā)路線圖目標(biāo)是到2025年通過晶圓級(jí)堆疊和芯片級(jí)堆疊方法實(shí)現(xiàn)12層以上。

圖14：使用混合鍵合的完整3D封裝互連縮放,包括堆疊技術(shù)從芯片到晶圓微凸點(diǎn)熱壓鍵合的16芯片堆疊,到晶圓到晶圓/芯片到晶圓混合鍵合的4芯片堆疊,再到目標(biāo)的12芯片以上堆疊。

圖15：使用面對(duì)面對(duì)背融合和混合鍵合的晶圓堆疊工藝序列,通過包括邊緣修整的晶圓制備、面對(duì)面鍵合、晶圓減薄和背面加工、面對(duì)背鍵合以及額外減薄步驟的多個(gè)循環(huán)進(jìn)行。該圖包括每個(gè)鍵合步驟后的聲學(xué)顯微鏡圖像,確認(rèn)無空洞鍵合質(zhì)量,以及顯示所得堆疊結(jié)構(gòu)的橫截面掃描電子顯微鏡圖像和減薄后四個(gè)堆疊晶圓的光學(xué)圖像。

實(shí)現(xiàn)高良率晶圓堆疊必須解決幾個(gè)關(guān)鍵挑戰(zhàn)。隨著堆疊高度增加,翹曲控制變得越來越困難,每個(gè)鍵合和減薄循環(huán)累積的應(yīng)力可能在后續(xù)鍵合步驟中導(dǎo)致對(duì)準(zhǔn)誤差。切割和處理操作期間的邊緣崩裂可能損害鍵合界面或產(chǎn)生降低良率的顆粒?？偤穸茸兓刂茖?duì)于均勻的背面通孔露出至關(guān)重要,來自下層晶圓層的硅通孔必須在背面表面露出,厚度變化最小,以實(shí)現(xiàn)可靠的電接觸形成。背面圖案化的對(duì)準(zhǔn)方案必須考慮無法通過不透明晶圓堆疊直接查看對(duì)準(zhǔn)標(biāo)記的問題,通常需要紅外成像或在正面加工期間制作背面對(duì)準(zhǔn)標(biāo)記。

芯片到晶圓混合鍵合支持使用芯片間隙填充的替代芯片堆疊方法。該方法將單個(gè)芯片組裝到載體晶圓上,沉積厚介電材料以填充芯片之間的間隙并封裝芯片邊緣,執(zhí)行晶圓減薄和化學(xué)機(jī)械拋光以露出芯片背面并形成平坦表面,在露出的背面表面上制作混合鍵合焊盤,并重復(fù)芯片鍵合工藝以構(gòu)建3D堆疊。這種方法在混合來自不同晶圓批次和尺寸的芯片方面具有優(yōu)勢(shì),通過使用已知良好芯片可能提高良率,盡管需要復(fù)雜的間隙填充工藝來實(shí)現(xiàn)后續(xù)鍵合步驟所需的平坦表面。

圖16：用于芯片間隙填充的芯片到晶圓芯片堆疊的工藝序列,顯示了帶混合鍵合焊盤的底部晶圓制備、芯片到晶圓混合鍵合、厚介電膜沉積以填充芯片間間隙、晶圓減薄和化學(xué)機(jī)械拋光以露出芯片表面、背面上的混合鍵合焊盤制備、重復(fù)芯片到晶圓混合鍵合以構(gòu)建堆疊,以及用于板級(jí)連接的底部晶圓通孔露出和焊球附著。工藝流程圖顯示了通過迭代鍵合循環(huán)進(jìn)行12芯片堆疊層的進(jìn)展。

芯片間隙填充介電層加工

用于芯片間隙填充的介電材料和工藝顯著影響芯片到晶圓芯片堆疊的可行性。傳統(tǒng)間隙填充方法沉積超過芯片高度相當(dāng)幅度的厚覆蓋層,以確保完全填充芯片間間隙。這會(huì)由于厚沉積膜中的應(yīng)力而產(chǎn)生超過500微米的嚴(yán)重晶圓翹曲,使后續(xù)加工極具挑戰(zhàn)性。

圖17：對(duì)比了傳統(tǒng)覆蓋層沉積與保形復(fù)合堆疊沉積,傳統(tǒng)覆蓋層沉積產(chǎn)生厚覆蓋層和超過500微米的翹曲,而保形復(fù)合堆疊沉積將翹曲降低到大約100微米。該圖顯示了復(fù)合堆疊方法如何最小化所需的背面研磨和化學(xué)機(jī)械拋光,通過針對(duì)硅和氧化物材料的優(yōu)化雙化學(xué)機(jī)械拋光工藝實(shí)現(xiàn)無劃痕的氧化物表面。

保形復(fù)合堆疊沉積方法沉積具有經(jīng)過仔細(xì)設(shè)計(jì)厚度的不同介電材料的交替層,以最小化應(yīng)力累積。通過以具有補(bǔ)償應(yīng)力特性的多個(gè)薄層構(gòu)建間隙填充材料,與單層沉積相比,總翹曲可以減少五倍。這極大地改善了后續(xù)背面研磨和化學(xué)機(jī)械拋光步驟的可行性。背面研磨工藝去除大部分多余的硅基板材料,而化學(xué)機(jī)械拋光提供鍵合所需的最終平坦化和表面光潔度。針對(duì)硅和氧化物材料優(yōu)化的單獨(dú)拋光步驟防止了背面研磨劃痕和界面損傷,否則會(huì)損害鍵合良率。

光電共封裝集成

先進(jìn)計(jì)算系統(tǒng)的帶寬需求越來越超出單獨(dú)電氣互連的能力。光電共封裝技術(shù)將光子器件直接集成到封裝中,實(shí)現(xiàn)達(dá)到多太比特每秒的光通信帶寬,同時(shí)降低功耗并減少與外部光模塊相比的延遲。扇出封裝為光電共封裝集成提供了有吸引力的平臺(tái),提供設(shè)計(jì)靈活性以及共同集成電氣和光學(xué)輸入輸出功能的能力。

圖18：全面的基于扇出的光電共封裝平臺(tái)架構(gòu),顯示了電集成線路與封裝基板上的光電子集成芯片的集成。該圖突出了關(guān)鍵技術(shù)要素,包括支持光電共封裝的各種間距選項(xiàng)的穿封裝通孔、用于封裝測(cè)試的垂直耦合方法、用于光信號(hào)產(chǎn)生和傳輸?shù)募す?a target="_blank">二極管和波導(dǎo)集成、用于將光學(xué)輸入輸出集成到扇出封裝中的邊緣耦合、晶圓級(jí)的射頻和光學(xué)測(cè)試能力、支持400吉比特每通道操作的高達(dá)120吉赫茲的高速互連設(shè)計(jì)、解決散熱需求的熱管理解決方案、翹曲和可靠性分析方法,以及用于800吉比特光引擎的制造和Assembly工藝,聚合帶寬超過1.6太比特每秒。

兩種不同的光電共封裝架構(gòu)滿足不同的帶寬需求?；谏瘸龅姆椒ㄔ陔姎夂凸怆娮蛹尚酒g使用微凸點(diǎn)互連,實(shí)現(xiàn)相對(duì)較低的寄生電容,支持6.4到12.8太比特每秒的光引擎帶寬?；ミB可以以每通道200吉比特每秒運(yùn)行,能效約為每比特5皮焦。穿玻璃通孔通過中等密度的封裝基板提供垂直電氣連接,支持邊緣耦合和垂直耦合光學(xué)接口。

基于混合鍵合的光電共封裝通過電氣和光電子集成芯片之間的直接銅對(duì)銅互連提供更高的性能。混合鍵合實(shí)現(xiàn)的極低寄生電容支持25.6太比特每秒及以上的光引擎帶寬,互連能夠以每通道400吉比特每秒運(yùn)行,能效約為每比特2皮焦。混合鍵合互連還可以支持并行芯片到芯片接口,如以每比特約1皮焦的能效運(yùn)行在32或64吉比特每秒的通用Chiplet互連快速標(biāo)準(zhǔn)。高密度穿介電通孔在該架構(gòu)中提供垂直電氣連接,同樣支持邊緣和垂直光學(xué)耦合配置。

圖19：對(duì)比了基于扇出的光電共封裝和基于混合鍵合的光電共封裝平臺(tái),顯示了基于扇出的方法使用微凸點(diǎn)實(shí)現(xiàn)6.4到12.8太比特每秒的光引擎帶寬,而基于混合鍵合的方法實(shí)現(xiàn)25.6太比特每秒及以上的帶寬。

向晶圓級(jí)集成的封裝縮放

人工智能和高性能計(jì)算應(yīng)用的封裝縮放軌跡指向越來越大的多Chiplet系統(tǒng),接近晶圓級(jí)尺寸。歷史封裝集成了1倍reticle尺寸與3個(gè)Chiplet,演進(jìn)到大約3倍reticle尺寸與12個(gè)Chiplet,到2026年在85毫米封裝中發(fā)展到6倍reticle尺寸與24個(gè)Chiplet。未來架構(gòu)設(shè)想完整的300毫米晶圓級(jí)集成,超過100個(gè)Chiplet,在晶圓外圍周圍分布電氣和光學(xué)輸入輸出能力。

圖20：追溯了從過去的單reticle封裝通過當(dāng)前的多reticle封裝到未來晶圓上系統(tǒng)架構(gòu)的演進(jìn),說明了從3個(gè)Chiplet到12個(gè)Chiplet到24個(gè)Chiplet,最終在全晶圓級(jí)Interposer上集成超過100個(gè)Chiplet并配備分布式光學(xué)輸入輸出引擎的進(jìn)展。

實(shí)現(xiàn)晶圓級(jí)集成需要解決精細(xì)間距多層再布線層布線的多reticle拼接問題。光刻工具的視場(chǎng)尺寸有限,對(duì)于先進(jìn)封裝應(yīng)用通常在26×33毫米范圍內(nèi)。對(duì)全晶圓級(jí)Interposer進(jìn)行圖案化需要以亞微米精度拼接來自多個(gè)reticle視場(chǎng)的曝光,以確?；ミB線在視場(chǎng)邊界保持連續(xù)性。這種拼接挑戰(zhàn)延伸到再布線層堆疊中的所有金屬層,需要仔細(xì)控制層間疊加精度以及單層內(nèi)的疊加精度。

翹曲控制在晶圓尺度上變得更加關(guān)鍵,因?yàn)榧庸ず筒僮髌陂g的溫度變化會(huì)導(dǎo)致差異熱膨脹,從而引起應(yīng)力累積。集成具有不同熱膨脹系數(shù)的多個(gè)異構(gòu)Chiplet加劇了這一挑戰(zhàn)?？赡苄枰冗M(jìn)的熱管理解決方案,包括集成冷卻通道和熱電器件,以在大型多Chiplet系統(tǒng)中保持可接受的溫度均勻性。分布在封裝外圍的光引擎提供將晶圓級(jí)封裝連接到外部系統(tǒng)所需的大規(guī)模通信帶寬,同時(shí)避免長(zhǎng)電氣互連的功耗和信號(hào)完整性限制。

技術(shù)平臺(tái)的多樣性

新加坡微電子研究院提供廣泛的先進(jìn)封裝平臺(tái),具有多種集成選項(xiàng),靈活地實(shí)現(xiàn)合作伙伴的創(chuàng)新封裝架構(gòu)。這些平臺(tái)涵蓋從高密度扇出晶圓級(jí)封裝到再布線層優(yōu)先扇出封裝,從被動(dòng)Interposer到有源Interposer,從光子Interposer到晶圓到晶圓混合鍵合和芯片到晶圓混合鍵合,以及各種專用配置如封裝天線、多芯片系統(tǒng)級(jí)封裝和光電共封裝。

圖21：IME提供的全面先進(jìn)封裝平臺(tái)組合,包括高密度扇出晶圓級(jí)封裝、模塑優(yōu)先扇出晶圓級(jí)封裝、再布線層優(yōu)先扇出晶圓級(jí)封裝、2.5D封裝配置(被動(dòng)Interposer、有源Interposer、光子Interposer)、3D集成線路技術(shù)(晶圓到晶圓混合鍵合、芯片到晶圓混合鍵合、芯片到晶圓微凸點(diǎn)),以及各種專用應(yīng)用如封裝天線、多芯片系統(tǒng)級(jí)封裝、光電共封裝、高密度扇出系統(tǒng)級(jí)封裝/堆疊封裝、帶橋接芯片的扇出Interposer和扇出Interposer。

每個(gè)平臺(tái)都針對(duì)特定的應(yīng)用需求和性能要求進(jìn)行了優(yōu)化。高密度扇出晶圓級(jí)封裝提供精細(xì)間距互連和緊湊外形,適用于移動(dòng)和消費(fèi)應(yīng)用。再布線層優(yōu)先方法在布線密度和設(shè)計(jì)靈活性方面提供優(yōu)勢(shì),適合復(fù)雜的多芯片集成。被動(dòng)和有源Interposer支持高性能計(jì)算和人工智能應(yīng)用中常見的高帶寬芯片到芯片通信。光子Interposer集成了光波導(dǎo)和耦合結(jié)構(gòu),用于光電共封裝應(yīng)用?；旌湘I合技術(shù)實(shí)現(xiàn)最密集的垂直互連,用于存儲(chǔ)器堆疊和高性能3D集成。

這種平臺(tái)多樣性使合作伙伴能夠選擇最適合其特定產(chǎn)品要求的技術(shù),或組合多種技術(shù)以創(chuàng)建針對(duì)其應(yīng)用優(yōu)化的定制解決方案。該研究院的專業(yè)知識(shí)涵蓋整個(gè)集成堆棧,從基礎(chǔ)材料和工藝開發(fā)到封裝設(shè)計(jì)、仿真、制造、測(cè)試和可靠性驗(yàn)證,提供完整的開發(fā)支持。

結(jié)語

多Chiplet異構(gòu)集成為半導(dǎo)體產(chǎn)業(yè)提供了滿足人工智能和高性能計(jì)算應(yīng)用不斷增長(zhǎng)性能需求的路徑。基于Chiplet的架構(gòu)的成功從根本上取決于連接Chiplet的互連技術(shù)的密度和性能。本文探討了新加坡微電子研究院正在開發(fā)的全面互連技術(shù)套件,涵蓋具有嵌入式精細(xì)間距互連的2.5D Interposer、使用晶圓到晶圓和芯片到晶圓混合鍵合的3D集成Chiplet,以及用于帶寬縮放的光電共封裝引擎。該研究院提供重要的技術(shù)探索和原型開發(fā)能力,加速追求先進(jìn)封裝解決方案的業(yè)界合作伙伴的上市時(shí)間。微凸點(diǎn)、再布線層、硅通孔和混合鍵合互連的協(xié)同縮放繼續(xù)推動(dòng)集成密度的邊界,同時(shí)應(yīng)對(duì)翹曲控制、表面制備、無空洞鍵合和多reticle拼接的制造挑戰(zhàn)。這些技術(shù)平臺(tái)提供靈活的集成選項(xiàng),可適應(yīng)不同的合作伙伴需求,實(shí)現(xiàn)創(chuàng)新封裝架構(gòu),提供下一代計(jì)算系統(tǒng)所需的功率、性能、外形和成本特性。

關(guān)于我們：

天府逍遙(成都)科技有限公司(Latitude Design Automation Inc.)是一家專注于半導(dǎo)體芯片設(shè)計(jì)自動(dòng)化(EDA)的高科技軟件公司。我們自主開發(fā)特色工藝芯片設(shè)計(jì)和仿真軟件，提供成熟的設(shè)計(jì)解決方案如PIC Studio、MEMS Studio和Meta Studio，分別針對(duì)光電芯片、微機(jī)電系統(tǒng)、超透鏡的設(shè)計(jì)與仿真。我們提供特色工藝的半導(dǎo)體芯片集成電路版圖、IP和PDK工程服務(wù)，廣泛服務(wù)于光通訊、光計(jì)算、光量子通信和微納光子器件領(lǐng)域的頭部客戶。逍遙科技與國(guó)內(nèi)外晶圓代工廠及硅光/MEMS中試線合作，推動(dòng)特色工藝半導(dǎo)體產(chǎn)業(yè)鏈發(fā)展，致力于為客戶提供前沿技術(shù)與服務(wù)。