從 DARPA 的 CHIPS 項(xiàng)目到 Intel 的 Foveros，都把 chiplet 看成是未來芯片的重要基礎(chǔ)技術(shù)。簡單來說，chiplet 技術(shù)就是像搭積木一樣，把一些預(yù)先生產(chǎn)好的實(shí)現(xiàn)特定功能的芯片裸片（die）通過先進(jìn)的集成技術(shù)（比如 3D integration）集成封裝在一起形成一個系統(tǒng)芯片。而這些基本的裸片就是 chiplet。從這個意義上來說，chiplet 就是一個新的 IP 重用模式。未來，以 chiplet 模式集成的芯片會是一個“超級”異構(gòu)系統(tǒng)，可以為 AI 計(jì)算帶來更多的靈活性和新的機(jī)會。

　　chiplet是什么意思？chiplet 模式簡介

　　chiplet 的概念其實(shí)很簡單，就是硅片級別的重用。設(shè)計(jì)一個系統(tǒng)級芯片，以前的方法是從不同的 IP 供應(yīng)商購買一些 IP，軟核（代碼）或硬核（版圖），結(jié)合自研的模塊，集成為一個 SoC，然后在某個芯片工藝節(jié)點(diǎn)上完成芯片設(shè)計(jì)和生產(chǎn)的完整流程。未來，對于某些 IP，你可能不需要自己做設(shè)計(jì)和生產(chǎn)了，而只需要買別人實(shí)現(xiàn)好的硅片，然后在一個封裝里集成起來，形成一個 SiP（System in Package）。所以 chiplet 也是一種 IP，但它是以硅片的形式提供的。

　　chiplet 的概念最早來自 DARPA 的 CHIPS（Common Heterogeneous Integration and IP Reuse Strategies）項(xiàng)目。該項(xiàng)目試圖解決的主要問題如下“The monolithic nature of state-of-the-art SoCs is not always acceptable for DoD or other low-volume applications due to factors such as high initial prototype costs and requirements for alternative material sets. To enhance overall system flexibility and reduce design time for next-generation products， the Common Heterogeneous Integration and Intellectual Property （IP） Reuse Strategies （CHIPS） program seeks to establish a new paradigm in IP reuse.”。而它的愿景是：“The vision of CHIPS is an ecosystem of discrete modular， reusable IP blocks， which can be assembled into a system using existing and emerging integration technologies. Modularity and reusability of IP blocks will require electrical and physical interface standards to be widely adopted by the community supporting the CHIPS ecosystem. Therefore， the CHIPS program will develop the design tools and integration standards required to demonstrate modular integrated circuit （IC） designs that leverage the best of DoD and commercial designs and technologies.” 從這段描述來看 chiplet 可以說是一種新的芯片設(shè)計(jì)模式，要實(shí)現(xiàn) chiplet 這種新的 IP 重用模式，首先要具備的技術(shù)基礎(chǔ)就是先進(jìn)的芯片集成封裝技術(shù)。SiP 的概念很早就有，把多個硅片封裝在一個硅片里也有很久的歷史了。但要實(shí)現(xiàn) chiplet 這種高靈活度，高性能，低成本的硅片重用愿景，必須要先進(jìn)的芯片集成技術(shù)，比如 Intel 最近提出的 Foveros，3D 集成技術(shù)。

　　3D 集成技術(shù)使我們的芯片規(guī)?？梢栽谌S空間發(fā)展，而不是傳統(tǒng)的限于二維空間。由于在二維空間里，摩爾定律已經(jīng)很難延續(xù)，向三維發(fā)展也是一個自然的趨勢。此外，正如下圖所說的，這種 3D 集成技術(shù)除了提供更高的計(jì)算密度之外，還可以讓我們重新考慮系統(tǒng)架構(gòu)（enabling a complete rethinking of system），這個也就是 chiplet 模式給我們帶來的各種新的靈活性，后面再詳細(xì)討論。

　　這里我們不詳細(xì)討論 3D 集成技術(shù)的細(xì)節(jié)，根據(jù)目前的發(fā)展，在未來幾年，相關(guān)技術(shù)會越來越成熟，應(yīng)該能夠?yàn)?chiplet 模式的普及做好準(zhǔn)備。

chiplet和SoC區(qū)別在哪里？

從上文我們可以看出來chiplet和SoC區(qū)別在哪里；先有chiplet的應(yīng)用，才能夠集成為一個 SoC；chiplet是在硅片級別的重用；chiplet 技術(shù)就是像搭積木一樣實(shí)現(xiàn)新的 IP 重用模式。

SoC：System on Chip的縮寫，稱為芯片級系統(tǒng)，也有稱片上系統(tǒng)，意指它是一個產(chǎn)品，是一個有專用目標(biāo)的集成電路，其中包含完整系統(tǒng)并有嵌入軟件的全部內(nèi)容。

SoC更強(qiáng)調(diào)的是一個整體，在集成電路領(lǐng)域，給它的定義為：由多個具有特定功能的集成電路組合在一個芯片上形成的系統(tǒng)或產(chǎn)品，其中包含完整的硬件系統(tǒng)及其承載的嵌入式軟件。這意味著，在單個芯片上，就能完成一個電子系統(tǒng)的功能，而這個系統(tǒng)在以前往往需要一個或多個電路板，以及板上的各種電子器件、芯片和互連線共同配合來實(shí)現(xiàn)。前面我們說集成電路的時候提到過樓房對平房的集成，而SoC可以看作是城鎮(zhèn)對樓房的集成；賓館、飯店、商場、超市、醫(yī)院、學(xué)校、汽車站和大量的住宅，集中在一起，構(gòu)成了一個小鎮(zhèn)的功能，滿足人們吃住行的基本需求。SoC更多的是對處理器（包括CPU、DSP）、存儲器、各種接口控制模塊、各種互聯(lián)總線的集成，其典型代表為手機(jī)芯片（參見術(shù)語“終端芯片”的介紹）。SoC還達(dá)不到單芯片實(shí)現(xiàn)一個傳統(tǒng)的電子產(chǎn)品的程度，可以說SoC只是實(shí)現(xiàn)了一個小鎮(zhèn)的功能，還不能實(shí)現(xiàn)一個城市的功能。

　　AI chiplet 的優(yōu)勢

　　總得來說，我個人認(rèn)為 chiplet 模式對于 AI 硬件的長期發(fā)展會有非常正面的影響，主要體現(xiàn)在下面幾個方面。

　　第一，工藝選擇的靈活性

　　chiplet 模式的最大優(yōu)勢之一就是一個系統(tǒng)里可以集成多個工藝節(jié)點(diǎn)的硅片。

　　這也是 chiplet 模式可能支持快速開發(fā)，降低實(shí)現(xiàn)成本的一個重要因素。大家知道，在芯片設(shè)計(jì)中，對于不同目的和類型的電路，并不是最新的工藝就總是最合適的。在目前的單硅片系統(tǒng)里，系統(tǒng)只能在一個工藝節(jié)點(diǎn)上實(shí)現(xiàn)。而對于很多功能來說，使用成本高風(fēng)險大的最新工藝即沒有必要又非常困難，比如一些專用加速功能和模擬設(shè)計(jì)。如果 chiplet 模式成立，那么大家在做系統(tǒng)設(shè)計(jì)的時候則有了更多的選擇。對于追求性能極限的模塊，比如高性能 CPU，可以使用最新工藝。而特殊的功能模塊，比如存儲器，模擬接口和一些專用加速器，則可以按照需求選擇性價比最高的方案。

　　這一點(diǎn)對于 AI 芯片的發(fā)展是相當(dāng)有利的。首先，AI 加速本身就是一個 DSA（專用領(lǐng)域架構(gòu)），其架構(gòu)本身就是專門為特定運(yùn)算定制的，具有很高的效率，即使選擇差一兩代的工藝，也可以滿足很多情況的要求。但目前，大多數(shù)這個領(lǐng)域的初創(chuàng)公司，都面臨工藝選擇的困境。如果選擇先進(jìn)工藝，可能一次投片就耗盡所有投資。如果不選，好像一下就輸在了起跑線。如果 chiplet 模式成為主流，大家的工藝選擇應(yīng)該可以更加理性，工藝雖不是最新但性價比最好的 chiplet 會有更多機(jī)會。第二，對于很多可能大幅提升 AI 運(yùn)算效率的新興技術(shù)，比如存內(nèi)計(jì)算，模擬計(jì)算（包括光計(jì)算），它們使用的器件往往只在相對較低的工藝節(jié)點(diǎn)比較成熟，和系統(tǒng)的其它部分怎么集成就是個大問題。chiplet 模式也可以解決這個問題，則這些技術(shù)的開發(fā)商可以以 chiplet IP 的形式提供產(chǎn)品，和其它不同工藝的功能模塊集成在一起，而無需受限于 Foundry 工藝的進(jìn)展。

　　第二，架構(gòu)設(shè)計(jì)的靈活性

　　以 chiplet 構(gòu)成的系統(tǒng)可以說是一個“超級”異構(gòu)系統(tǒng)，給傳統(tǒng)的異構(gòu) SoC 增加了新的維度，至少包括空間維度和工藝選擇的維度。首先，如前所述，先進(jìn)的集成技術(shù)在 3D 空間的擴(kuò)展可以極大提高芯片規(guī)模。這當(dāng)然對 AI 算力的擴(kuò)展和成本的降低有很大好處。第二，結(jié)合前述的工藝靈活性，我們可能在架構(gòu)設(shè)計(jì)中有更合理的功能 / 工藝的權(quán)衡，有利于 AI SoC 或者 AIoT 芯片更好的適應(yīng)應(yīng)用場景的需求。第三，系統(tǒng)的架構(gòu)設(shè)計(jì)，特別是功能模塊間的互聯(lián)，有更多優(yōu)化的空間。在目前的 AI 芯片架構(gòu)中，數(shù)據(jù)流動是主要瓶頸。HBM（也可以看成是一種 chiplet）可以在一定程度上解決處理器和 DRAM 之間的數(shù)據(jù)流動問題，但價格還過于昂貴。對于云端 AI 加速，Host CPU 和 AI 加速芯片之間，以及多片加速芯片之間的互聯(lián)，目前主要通過 PCIe，NvLink，或者直接用 SerDes 等等。如果是 chiplet 方式，則是硅片的互聯(lián)，帶寬，延時和功耗都會有巨大的改善。另外，目前的片上網(wǎng)絡(luò) NoC 是在一個硅片（2D）上的，而未來的 NoC 則擴(kuò)展到硅片之間，特別是和 Active Interposer 結(jié)合，就可能成為一個 3D 網(wǎng)絡(luò)，其路由，拓?fù)湟约?QoS 可以有更多優(yōu)化的空間。

　　第三，商業(yè)模式的靈活性

　　chiplet 模式在傳統(tǒng)的 IP 供應(yīng)商和芯片供應(yīng)商之外，提供了一個新的選擇：chiplet 硅片供應(yīng)商。對于目前的 AI 芯片廠商來說，要么聚焦在 AI 加速部分，以 IP 形式或者外接硬件加速芯片的形式提供產(chǎn)品；要么走垂直領(lǐng)域，做集成 AI 加速功能的 SoC。對于前者來說，chiplet 可以提供一個新的產(chǎn)品形式，增加潛在的市場，或者拉長一代產(chǎn)品（工藝）的生命周期。對于一些硅實(shí)現(xiàn)能力比較強(qiáng)的廠商來說，也說不定未來會演變成專門做 chiplet 的供應(yīng)商。對后者來說，可以直接集成合適 AI chiplet 而不是 IP（還需要自己做芯片實(shí)現(xiàn)），大大節(jié)約項(xiàng)目開發(fā)的時間。

　　因此，可以預(yù)見，AI chiplet 會成為 AI 硬件重用和集成的重要模式。

　　chiplet 模式的挑戰(zhàn)

　　首先當(dāng)然是集成技術(shù)的挑戰(zhàn)。chiplet 模式的基礎(chǔ)還是先進(jìn)的封裝技術(shù)，必須能夠做到低成本和高可靠性。這部分主要看 foundry 和封裝廠商。隨著先進(jìn)工藝部署的速度減緩，封裝技術(shù)逐漸成為大家關(guān)注的重點(diǎn)。此外，集成技術(shù)的挑戰(zhàn)還來自集成標(biāo)準(zhǔn)。回到 CHIPS 項(xiàng)目，可以看出，該項(xiàng)目的重點(diǎn)就是是設(shè)計(jì)工具和集成標(biāo)準(zhǔn)。Intel 的 AIB（Advanced Interface Bus）就是一個硅片到硅片的互聯(lián)標(biāo)準(zhǔn)，如果未來能夠成為業(yè)界的標(biāo)準(zhǔn)（類似 ARM 的 AMBA 總線標(biāo)準(zhǔn)的作用），則 chiplet 的模式就可能更快的普及。還有，對于這種“超級”異構(gòu)系統(tǒng)，其更大的優(yōu)化空間也同時意味著架構(gòu)優(yōu)化的難度也會大大增加。

　　除了集成技術(shù)之外，chiplet 模式能否成功的另一個大問題是質(zhì)量保障。我們在選擇 IP 的時候，除了 PPA 之外，最重要的一個考量指標(biāo)就是 IP 本身的質(zhì)量問題。IP 本身有沒有 bug，接入系統(tǒng)會不會帶來問題，有沒有在真正的硅片上驗(yàn)證過等等。在目前的 IP 重用方法中，對 IP 的測試和驗(yàn)證已經(jīng)有比較成熟的方法。但對于 chiplet 來說，這還是個需要探索的問題。雖然，相對傳統(tǒng) IP，chiplet 是經(jīng)過硅驗(yàn)證的產(chǎn)品，本身保證了物理實(shí)現(xiàn)的正確性。但它仍然有良率的問題，而且如果 SiP 中的一個硅片有問題，則整個系統(tǒng)都受影響，代價很高。因此，集成到 SiP 中的 chiplet 必須保證 100%無故障。從這個問題延伸，還有集成后的 SiP 如何進(jìn)行測試的問題。將多個 chiplet 封裝在一起后，每個 chiplet 能夠連接到的芯片管腳更為有限，有些 chiplet 可能完全無法直接從芯片外部管腳直接訪問，這也給芯片測試帶來的新的挑戰(zhàn)。

　　最后補(bǔ)充一點(diǎn)，還是那句話，有挑戰(zhàn)就有機(jī)會。個人認(rèn)為，除了前面討論的 chiplet 模式對普及 AI 硬件的推動，它還會促進(jìn) EDA 工具的發(fā)展。不論是集成技術(shù)，還是質(zhì)量保障，很多 chiplet 模式的問題最終都需要 EDA 工具的改進(jìn)來給出答案，需要 EDA 工具從架構(gòu)探索，到芯片實(shí)現(xiàn)，甚至到物理設(shè)計(jì)的全面支持。這也是 CHIPS 項(xiàng)目的一個重點(diǎn)是設(shè)計(jì)工具的原因。