Texas Instruments PLL1705/PLL1706：3.3-V 雙 PLL 多時鐘發(fā)生器的卓越之選

在電子設計領域，時鐘發(fā)生器是確保系統(tǒng)穩(wěn)定運行的關鍵組件。今天，我們要深入探討 Texas Instruments 推出的兩款低功耗、高性能的 3.3-V 雙 PLL 多時鐘發(fā)生器——PLL1705 和 PLL1706。

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1. 產(chǎn)品概述

PLL1705 和 PLL1706 作為低成本、高性能的鎖相環(huán)（PLL）多時鐘發(fā)生器，能夠從 27-MHz 參考輸入頻率生成四個系統(tǒng)時鐘和兩個 27-MHz 主時鐘。這兩款產(chǎn)品僅在模式控制上有所不同，其他方面電氣特性相同，且采用相同的芯片。

2. 產(chǎn)品特性

2.1 時鐘輸入與輸出

• 主時鐘輸入：支持 27-MHz 主時鐘輸入，可選擇晶體振蕩器（連接在 XT1 和 XT2 之間）或外部時鐘輸入到 XT1（此時 XT2 需開路）。
• 系統(tǒng)時鐘輸出：能生成多個系統(tǒng)時鐘，不同輸出時鐘頻率有特定設置。如 SCKO0 固定輸出 33.8688 MHz；SCKO1 對于 44.1 kHz 可選 16.9344 MHz 或 33.8688 MHz；SCKO2 輸出 256 fS；SCKO3 輸出 384 fS 。支持多種采樣頻率，包括標準的 32、44.1、48 kHz 以及雙倍的 64、88.2、96 kHz 。

2.2 時鐘性能

• 零 PPM 誤差輸出時鐘：確保輸出時鐘的高精度。
• 低時鐘抖動：典型值為 50 ps，能有效減少信號干擾，提高系統(tǒng)穩(wěn)定性。

2.3 電源與控制

• 單電源供電：采用 3.3-V 單電源，簡化電源設計。
• 控制方式：PLL1705 支持并行控制，PLL1706 支持串行控制，滿足不同設計需求。

2.4 封裝與溫度范圍

• 封裝形式：采用 20 引腳 SSOP（150 mil）無鉛封裝。
• 工作溫度范圍：為 -25°C 至 85°C，能適應多種工作環(huán)境。

3. 應用領域

該產(chǎn)品適用于多種需要精確時鐘信號的應用場景，如 DVD 播放器、多媒體 PC 的 DVD 附加卡、數(shù)字高清電視系統(tǒng)和機頂盒等 MPEG - 2 應用。這些場景通常需要從 27-MHz 視頻時鐘為音頻系統(tǒng)提供精確的時鐘信號。

4. 電氣特性

4.1 數(shù)字輸入/輸出

• 輸入邏輯：與 CMOS 兼容，輸入邏輯電平 VIH 為 0.7VDD，VIL 為 0.3VDD ，輸入邏輯電流 IIH 和 IIL 有明確范圍。
• 輸出邏輯：輸出邏輯電平 VOH 在 IOH = -4 mA 時為 VDD - 0.4 V，VOL 在 IOL = 4 mA 時為 0.4 V。

4.2 主時鐘特性

• 頻率：主時鐘頻率范圍在 26.73 - 27.27 MHz ，典型值為 27 MHz。
• 輸入輸出特性：輸入電平 VIH 為 0.7 VCC，VIL 為 0.3 VCC ，輸入電流 IIH 和 IIL 有相應規(guī)定；輸出電壓為 3.5 Vp - p，上升和下降時間典型值為 2.0 ns，占空比根據(jù)不同情況有所不同，時鐘抖動典型值為 50 ps，上電時間在 0.5 - 1.5 ms 。

4.3 PLL 交流特性

• 輸出頻率：不同系統(tǒng)時鐘輸出頻率根據(jù)采樣頻率和設置而定。
• 其他特性：輸出上升和下降時間典型值為 2.0 ns，占空比在 45 - 55% ，輸出時鐘抖動在 50 - 100 ps ，頻率穩(wěn)定時間和上電鎖定時間也有具體要求。

4.4 電源要求

• 電壓范圍：VCC 和 VDD 的供電電壓范圍為 2.7 - 3.6 V，典型值為 3.3 V。
• 電流與功耗：供電電流在不同條件下有所不同，典型值為 19 mA，功耗在 63 - 90 mW 。PLL1706 在特定條件下可進入低功耗的掉電模式。

5. 引腳分配與功能

5.1 引腳分配

兩款產(chǎn)品的引腳分配有一定相似性，包含模擬地（AGND）、數(shù)字地（DGND1 - 3）、電源引腳（VCC、VDD1 - 3）、時鐘輸入輸出引腳（XT1、XT2、MCKO1、MCKO2、SCKO0 - 3）以及控制引腳（CSEL、FS1、FS2、SR）等。

5.2 引腳功能

• 模擬和數(shù)字地：為電路提供穩(wěn)定的參考電位。
• 電源引腳：提供 3.3 V 電源。
• 時鐘輸入輸出引腳：輸入 27-MHz 時鐘信號，輸出主時鐘和系統(tǒng)時鐘。
• 控制引腳：用于控制采樣頻率、時鐘輸出選擇等功能。

6. 工作原理

6.1 主時鐘與系統(tǒng)時鐘輸出

PLL1705/6 由雙 PLL 時鐘和主時鐘發(fā)生器組成，從 27-MHz 主時鐘生成四個系統(tǒng)時鐘和兩個 27-MHz 緩沖時鐘。主時鐘可由晶體振蕩器或外部輸入提供，系統(tǒng)時鐘輸出頻率根據(jù)采樣頻率和控制信號確定。

6.2 上電復位

產(chǎn)品具有內部上電復位電路，PLL1706 的模式寄存器在上電復位時會初始化為默認設置。在復位期間，所有時鐘輸出會根據(jù)默認設置啟用。

6.3 功能控制

• PLL1705（并行模式）：通過 SR、FS1 和 FS2 引腳可選擇采樣頻率組和采樣率。
• PLL1706（串行模式）：使用 ML、MC 和 MD 三線接口控制，可選擇采樣頻率、采樣率、時鐘輸出使能/禁用以及進入掉電模式等功能。

7. 典型應用電路與注意事項

7.1 典型連接電路

推薦使用一個公共接地連接以避免閂鎖或其他電源相關問題，電源應盡可能靠近器件進行旁路處理。同時，為避免影響 PLL1705/6 的抖動性能，建議在所有輸出時鐘上使用外部緩沖器。

7.2 注意事項

• 該集成電路易受 ESD 損壞，操作時需采取適當?shù)姆漓o電措施。
• 產(chǎn)品的性能會受到采樣頻率選擇、負載條件、電源電壓、環(huán)境溫度等因素的影響，在設計時需綜合考慮這些因素。

PLL1705 和 PLL1706 憑借其豐富的功能、出色的性能和靈活的控制方式，為電子工程師在多時鐘系統(tǒng)設計中提供了優(yōu)秀的解決方案。在實際應用中，我們需要根據(jù)具體需求合理選擇和使用這兩款產(chǎn)品，并注意相關的設計和操作要點，以確保系統(tǒng)的穩(wěn)定運行。大家在使用這兩款產(chǎn)品時遇到過哪些問題呢？歡迎在評論區(qū)分享交流。