基于FPGA視頻圖像算法開(kāi)發(fā)
基于二值圖像的濾波算法即形態(tài)學(xué)濾波，在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到，針對(duì)不同的使用場(chǎng)景涉及到腐....
關(guān)于Linux字符設(shè)備基本類型
字符（char）設(shè)備是個(gè)能夠像字節(jié)流（類似文件）一樣被訪問(wèn)的設(shè)備，由字符設(shè)備驅(qū)動(dòng)程序來(lái)實(shí)現(xiàn)這種特性。....
Verilog比較方便的特點(diǎn)
動(dòng)態(tài)截取固定長(zhǎng)度數(shù)據(jù)語(yǔ)法，即+:和-:的使用，這兩個(gè)叫什么符號(hào)呢？運(yùn)算符嗎？
如何利用定時(shí)器產(chǎn)生PWM波
然后利用32的外部中斷和定時(shí)器來(lái)測(cè)量32輸出的波形硬件：STM32F103C8T6核心板、示波器、串....
ZYNQ芯片架構(gòu)的理解
ZYNQ處理系統(tǒng)端PS所有的外設(shè)都連接在AMBA（Advanced Microcontroller ....
FPGAs,Zynq和Zynq MPSoC器件的特點(diǎn)
Zynq MPSoC是Zynq-7000 SoC（之后簡(jiǎn)稱Zynq）的進(jìn)化版本。Zynq是賽靈思發(fā)布....
verilog仿真工具編譯
Icarus Verilog（以下簡(jiǎn)稱iverilog ）號(hào)稱“全球第四大”數(shù)字芯片仿真器，也是一個(gè)....
定制處理器的設(shè)計(jì)挑戰(zhàn)
在最新的周期性發(fā)展熱潮的刺激下，半導(dǎo)體行業(yè)進(jìn)入了定制處理器的新黃金時(shí)代，但是這次“定制處理器”意味著....
MCM應(yīng)用于GPU還需要多久
消費(fèi)用戶市場(chǎng)，普通用戶都能用上16核甚至64核處理器的PC。這可不是單純堆核心就完事兒的。以當(dāng)前CP....
USB 4 支援的隧道協(xié)議
USB 4全名為Universal Serial Bus Generation 4。USB這個(gè)介面在....
如何使用Verilog語(yǔ)言編寫(xiě)FIR濾波器
編寫(xiě)程序如下，其中，乘法的兩個(gè)乘數(shù)分別是無(wú)符號(hào)、有符號(hào)的四種組合，輸出的積也是分為無(wú)符號(hào)和有符號(hào)，共....
UDP理論講解
UDP報(bào)文成為用戶數(shù)據(jù)報(bào)，用戶數(shù)據(jù)報(bào)的結(jié)構(gòu)分為兩部分：UDP首部+UDP數(shù)據(jù)區(qū)，如下圖為UDP報(bào)文的....
802.11 MPDU幀格式的描述及應(yīng)用
802.11和Wifi技術(shù)并不是同一個(gè)東西。Wifi標(biāo)準(zhǔn)是802.11標(biāo)準(zhǔn)的一個(gè)子集，并且是Wi-F....
Linux的5種IO模型
通過(guò) I/O 復(fù)用函數(shù)向內(nèi)核注冊(cè)一組事件，內(nèi)核通過(guò) I/O 復(fù)用函數(shù)把其中就緒的事件通知給應(yīng)用程序。
PDS的基本設(shè)計(jì)原則，以及仿真和分析方法
可以使用這些表中所示方法以外的去耦方法，但去耦網(wǎng)絡(luò)的設(shè)計(jì)應(yīng)滿足或超過(guò)此處所示簡(jiǎn)單去耦網(wǎng)絡(luò)的性能。在1....
matlab csvread函數(shù)的使用
使用 csvread 函數(shù)對(duì) vivado 下 ila 導(dǎo)出的數(shù)據(jù)進(jìn)行讀取分析時(shí)，需要將 ila 下....
分析那些對(duì)仿真速度影響較大的編碼風(fēng)格
另一方面，提高仿真速度這回事，對(duì)于芯片工程師來(lái)說(shuō)本身就是“求人不如求己”。提高服務(wù)器機(jī)器性能意味著更....
怎么用腳本產(chǎn)生一個(gè)驗(yàn)證環(huán)境
之前有朋友問(wèn)我怎么用腳本產(chǎn)生一個(gè)驗(yàn)證環(huán)境，這個(gè)問(wèn)題今天和大家介紹下兩種做法。
嵌入式設(shè)備端的SP2WS工具的操作應(yīng)用
應(yīng)用說(shuō)明
這個(gè)工具提供了兩條命令，可以同時(shí)對(duì)wifi模塊和主控進(jìn)行監(jiān)控
對(duì)于wifi模塊端命令：....
字符串拷貝函數(shù)strcpy的實(shí)現(xiàn)方法
strcpy，即string copy（字符串復(fù)制）的縮寫(xiě)。
Sobel簡(jiǎn)介及代碼實(shí)現(xiàn)
一句話可以概況為，分別求水平與豎直梯度，然后求平方和再開(kāi)方（近似的話就直接求絕對(duì)值之和），最后與設(shè)定....
如何加速M(fèi)odelsim仿真時(shí)間
最近在Modelsim仿真過(guò)程中，遇到一個(gè)大問(wèn)題，對(duì)于分辨率2048*500的圖像數(shù)據(jù)，在進(jìn)行時(shí)序約....
Verilog HDL指定用戶定義原語(yǔ)UDP的能力
在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門(mén)。本章講述Verilog HDL指定用戶....
常用的開(kāi)源協(xié)議介紹
這些協(xié)議縮寫(xiě)詞在各種代碼、文檔中隨處可見(jiàn)，比如GPL、BSD、MIT、Mozilla、Apache和....
如何把數(shù)字格式化成字符串
在嵌入式項(xiàng)目開(kāi)發(fā)中，字符串格式化是很常見(jiàn)的操作，我們一般都會(huì)使用 C 庫(kù)中的 sprintf 系列函....
Vitis HLS前端現(xiàn)已全面開(kāi)源
Vitis HLS 工具能夠?qū)?C++ 和 OpenCL 功能部署到器件的邏輯結(jié)構(gòu)和 RAM/DSP....
Verilog基礎(chǔ)知識(shí)
對(duì)于Verilog描述初學(xué)者來(lái)說(shuō)，最難的莫過(guò)于編寫(xiě)測(cè)試代碼并判斷自己寫(xiě)的是否正確。在這里我推薦一個(gè)H....
PCIe發(fā)展歷程與相關(guān)概念
傳輸速率為每秒傳輸量GT/s，而不是每秒位數(shù)Gbps，因?yàn)閭鬏斄堪ú惶峁╊~外吞吐量的開(kāi)銷位；比如 ....
如何建立Vivado工程以及硬件配置
注意：目前這個(gè)是Micrium官網(wǎng)的最新版本，該版本支持Vivado2019.1。但測(cè)試使用的是Vi....
工商網(wǎng)監(jiān)