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FPGA之家

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CAN總線由德國BOSCH公司開發(fā),最高速率可達(dá)到1Mbps。CAN的容錯能力特別強(qiáng),CAN控制器內(nèi)....
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多采樣率數(shù)字濾波器的抽取和內(nèi)插過程 多速率濾波器的Matlab實現(xiàn)

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CPU使用率是什么意思

打開電腦的任務(wù)管理器,看著跳動的CPU使用率,發(fā)現(xiàn)很舒服。每一個線程占用了多少CPU清清楚楚,也就能....
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用最少的IO口,掃最多的鍵?

對,大部分技術(shù)參考書都這么做,我們也經(jīng)常這樣做:用3個IO口作行掃描,2個IO作列檢測(為方便描述,....
的頭像 FPGA之家 發(fā)表于 05-10 10:22 ?3256次閱讀

解析Zynq的加載方式

因為在S6或者其他7系列的FPGA中,是有一套非常成熟的FPGA加載機(jī)制(Xilinx有很詳細(xì)的指導(dǎo)....
的頭像 FPGA之家 發(fā)表于 05-09 10:53 ?4261次閱讀

Vivado里關(guān)閉R5/A53/GPU

在SDK/Vitis里創(chuàng)建FSBL和Standalone程序,啟動后,在XSCT命令后窗口下,檢查R....
的頭像 FPGA之家 發(fā)表于 05-09 10:45 ?2714次閱讀

ZYNQ的啟動流程

ZYNQ7000 SOC 芯片可以從 FLASH 啟動,也可以從 SD 卡里啟動, 本節(jié)介紹程序 F....
的頭像 FPGA之家 發(fā)表于 05-07 09:41 ?7836次閱讀

一文詳解Vivado的ECO流程

有時我們需要在設(shè)計網(wǎng)表的基礎(chǔ)上微調(diào)一下邏輯,這樣可以無需修改代碼,也無需重新做綜合,在設(shè)計調(diào)試中可以....
的頭像 FPGA之家 發(fā)表于 04-29 09:03 ?6171次閱讀

如何實現(xiàn)FPGA中的除法運(yùn)算

FPGA中的硬件邏輯與軟件程序的區(qū)別,相信大家在做除法運(yùn)算時會有深入體會。若其中一個操作數(shù)為常數(shù),可....
的頭像 FPGA之家 發(fā)表于 04-27 09:16 ?8682次閱讀

高斯濾波器的工作原理及實現(xiàn)方法

本文主要介紹了高斯濾波器的原理及其實現(xiàn)過程。
的頭像 FPGA之家 發(fā)表于 04-27 09:06 ?7880次閱讀

把一個算法用RTL實現(xiàn),有哪些比較科學(xué)的步驟?

軟件環(huán)境可以快速搭建仿真模型,并且進(jìn)行驗證,為硬件RTL實現(xiàn)提供參考依據(jù)。在具體算法設(shè)計時,必須考慮....
的頭像 FPGA之家 發(fā)表于 04-26 10:19 ?2438次閱讀

基于FIFO的串口發(fā)送機(jī)設(shè)計全流程

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的頭像 FPGA之家 發(fā)表于 04-25 09:38 ?2616次閱讀

一文詳細(xì)了解時鐘基礎(chǔ)知識

理想的時鐘模型是一個占空比為50%且周期固定的方波。Tclk為一個時鐘周期,T1為高脈沖寬度,T2為....
的頭像 FPGA之家 發(fā)表于 04-22 09:26 ?8251次閱讀

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的頭像 FPGA之家 發(fā)表于 04-13 08:35 ?2834次閱讀

基于FPGA的可重構(gòu)計算平臺設(shè)計

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常見電子元器件圖片及名稱

電阻器(Resistor)是一個限流元件,用字母R來表示,單位為歐姆Ω。將電阻接在電路中后,電阻器一....
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如何開展FPGA/SoC架構(gòu)設(shè)計工作

在我寫的大多數(shù)博客里,都演示或解釋了FPGA/SoC的設(shè)計細(xì)節(jié)技術(shù)。但是這篇文章將有所不同,因為在這....
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在RTL設(shè)計中如何做到低功耗設(shè)計

做芯片第一應(yīng)該關(guān)注的是芯片的PPA(Performance, Power, Area),本篇淺顯的部....
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IIC總線協(xié)議介紹

起始位:SCL為高電平期間 SDA出現(xiàn)下降沿
的頭像 FPGA之家 發(fā)表于 04-13 08:04 ?2683次閱讀

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RapidIO標(biāo)準(zhǔn)分為三層:邏輯,傳輸和物理。
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摘要:在對FFT(快速傅立葉變換)算法進(jìn)行研究的基礎(chǔ)上,描述了用FPGA實現(xiàn)FFT的方法,并對其中的....
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Xilinx Zynq系列FPGA實現(xiàn)神經(jīng)網(wǎng)絡(luò)中相關(guān)資源評估

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的頭像 FPGA之家 發(fā)表于 04-07 11:31 ?8452次閱讀

assign組合邏輯和always@(*)組合邏輯的區(qū)別

1.always@后面內(nèi)容是敏感變量,always@(*)里面的敏感變量為*,意思是說敏感變量由綜合....
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時序邏輯中的阻塞和非阻塞

Verilog HDL的賦值語句分為阻塞賦值和非阻塞賦值兩種。阻塞賦值是指在當(dāng)前賦值完成前阻塞其他類....
的頭像 FPGA之家 發(fā)表于 03-15 13:53 ?3512次閱讀

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的頭像 FPGA之家 發(fā)表于 03-15 13:46 ?2121次閱讀

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IC設(shè)計是在linux環(huán)境下,很多操作需要在Terminal中進(jìn)行,因此想要學(xué)習(xí)IC設(shè)計,就必須先需....
的頭像 FPGA之家 發(fā)表于 03-15 13:42 ?1909次閱讀

嵌入式驅(qū)動開發(fā)兩大子系統(tǒng)的使用

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的頭像 FPGA之家 發(fā)表于 03-15 13:41 ?2184次閱讀

Verilog系統(tǒng)函數(shù)和邊沿檢測

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的頭像 FPGA之家 發(fā)表于 03-15 13:34 ?2971次閱讀

Verilog設(shè)計過程中的一些經(jīng)驗與知識點(diǎn)

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的頭像 FPGA之家 發(fā)表于 03-15 12:19 ?2815次閱讀