簡(jiǎn)述FPGA在microsoft azure的應(yīng)用
隨著5G通信技術(shù)的發(fā)展，云計(jì)算和邊緣計(jì)算業(yè)務(wù)也將快速增長(zhǎng)。由于云計(jì)算多樣性和邊緣環(huán)境復(fù)雜性的特點(diǎn)，將....
解析IIC專題原理及應(yīng)用篇（一）
一、操作 1.1、系統(tǒng)的概述 I2C系統(tǒng)使用串行數(shù)據(jù)線（SDA）和串行時(shí)鐘線（SCL）進(jìn)行數(shù)據(jù)傳輸。....
基于RISC-V 架構(gòu)設(shè)計(jì) GD32V 上運(yùn)行 RT-Thread
GD32VF103 開發(fā)板去年九月份的時(shí)候 RT-Thread 的 Andy Chen 組織定做了一....
淺析modelsim 自動(dòng)化 高效獨(dú)立仿真含vivado IP核的工程
1.modelsim編譯vivado庫(kù) 1）雙擊啟動(dòng)vivado軟件，如下圖操作。 2）Simula....
詳解亞穩(wěn)態(tài)的理論以及使用建議
一、介紹 在同步系統(tǒng)中，數(shù)據(jù)始終相對(duì)于時(shí)鐘具有固定的關(guān)系 當(dāng)該關(guān)系滿足設(shè)備的建立和保持要求時(shí)，輸出將....
深度解讀Vivado之Synthesis
在FPGA設(shè)計(jì)里，設(shè)計(jì)仿真完成RTL代碼設(shè)計(jì)后便是交給設(shè)計(jì)套件進(jìn)行綜合及布局布線。在綜合過程里，Vi....
全面分析下BL(B)/LDR指令
1. BL LDR指令簡(jiǎn)介 LDR和BL在啟動(dòng)程序中，都是可以負(fù)責(zé)pc跳轉(zhuǎn)的指令。 BL是地址無關(guān)指....
我猜你還不會(huì)UART！不信你點(diǎn)進(jìn)來看看
1 UART發(fā)展歷史1.1 早期的串行通訊設(shè)備早期的電報(bào)機(jī)器使用長(zhǎng)度可變的脈沖信號(hào)進(jìn)行數(shù)據(jù)傳輸，比如....
探究FPGA的多速率信號(hào)處理技術(shù)
多速率技術(shù)已廣泛應(yīng)用于數(shù)字音頻處理、語音處理、頻譜分析、無線通信、雷達(dá)等領(lǐng)域。作為一項(xiàng)常用信號(hào)處理技....
淺談ZYNQ-AXI總線的信號(hào)接口要求以及時(shí)序關(guān)系
學(xué)習(xí)內(nèi)容 學(xué)習(xí)關(guān)于AXI總線的信號(hào)接口的具體要求（包括不同通道之間的關(guān)系，握手機(jī)制說明等）和AXI4....
基于SRAM技術(shù)的Xilinx FPGA具有較高的邏輯密度
基于SRAM技術(shù)的Xilinx FPGA具有較高的邏輯密度，消耗較高功率； 基于閃存技術(shù)的Xilin....
圖解說明什么是Flash, SAR, Sigma-Delta型ADC
模數(shù)轉(zhuǎn)換模塊ADC是連接現(xiàn)實(shí)世界模擬量和數(shù)字量之間的橋梁，它的轉(zhuǎn)換精度經(jīng)?？梢詻Q定一個(gè)產(chǎn)品的品質(zhì)?，F(xiàn)....
分享一個(gè)超級(jí)實(shí)用的源碼閱讀小技巧
工欲善其事必先利其器； 我發(fā)現(xiàn)函數(shù)調(diào)用圖可以讓我們更加直觀地了解到源碼函數(shù)直接的調(diào)用和層次關(guān)系，提高....
淺談matlab+vivado設(shè)計(jì)數(shù)字濾波器
1，MATLAB代碼仿真。 首先介紹下信號(hào)混頻的相關(guān)概念?；祛l就是把兩個(gè)不同頻率的信號(hào)混合，得到第三....
Xilinx全新UltraScale架構(gòu)介紹
1 介紹 Xilinx 全新 16 納米及 20 納米 UltraScale 系列基于首款架構(gòu)，不僅....
UART的發(fā)送數(shù)據(jù)模塊及Verilog代碼
代碼注釋有些匆忙，如有錯(cuò)誤注釋還請(qǐng)批評(píng)，僅作參考 UART Uart比較簡(jiǎn)單，所以僅對(duì)tx作比較詳細(xì)....
2020DAC- SDC冠軍作品分享,充分結(jié)合FPGA數(shù)據(jù)流架構(gòu)的優(yōu)勢(shì)
如果說上期SkrSkr隊(duì)伍的設(shè)計(jì)像是德智體美勞全面發(fā)展的“五好學(xué)生”，那么冠軍隊(duì)伍的設(shè)計(jì)則更像是“不....
結(jié)合STM32單片來講講結(jié)構(gòu)體的運(yùn)用
摘要：聽說還有好多學(xué)單片機(jī)的小伙伴不會(huì)用結(jié)構(gòu)體？指針和結(jié)構(gòu)體是學(xué)單片機(jī)必須要掌握的，如果你C語言掌握....
教你們一些提高C編程能力的妙招
前言 目前C語言被應(yīng)用得最多的估計(jì)就是嵌入式了，在學(xué)校學(xué)習(xí)完C語言，考完等級(jí)考試之后，可能就會(huì)覺得自....
如何開展FPGA/SoC架構(gòu)設(shè)計(jì)工作？
本篇整理自Adam Taylor的設(shè)計(jì)教學(xué)博客。 在我寫的大多數(shù)博客里，都演示或解釋了FPGA/So....
XADC內(nèi)嵌在PS端允許CPU或其他主機(jī)連接而不用使用PL端
XADC內(nèi)嵌在PS端，允許CPU或其他主機(jī)連接XADC，而不用使用PL端。XADC最大采樣率為1MS....
如何為FPGA編寫可綜合的代碼？
一、Verilog 編碼風(fēng)格 （本文的語法高亮因?yàn)闉g覽器的緣故，所以不準(zhǔn)確） 1.1 使用“`inc....
搭建鏈路實(shí)現(xiàn)FPGA到PC的數(shù)據(jù)傳輸使用以太網(wǎng)實(shí)現(xiàn)信息傳輸
問題情景：為了得到連續(xù)時(shí)間內(nèi)ADC采集的數(shù)據(jù)，并在PC上對(duì)數(shù)據(jù)進(jìn)行分析，需要搭建鏈路實(shí)現(xiàn)FPGA到P....
搞芯片的到底有哪些難點(diǎn)？
摘要：目前芯片產(chǎn)業(yè)的重要性得到了全體國(guó)民認(rèn)同，加快發(fā)展芯片產(chǎn)業(yè)已成為社會(huì)各界共識(shí)，同時(shí)公眾對(duì)搞芯片的....
全面解讀時(shí)序路徑分析提速
在 FPGA 設(shè)計(jì)進(jìn)程中，時(shí)序收斂無疑是一項(xiàng)艱巨的任務(wù)。低估這項(xiàng)任務(wù)的復(fù)雜性常常導(dǎo)致工作規(guī)劃面臨無休....
如何解決vivado點(diǎn)擊xsetup.exe沒有反應(yīng)？
1、vivado點(diǎn)擊xsetup.exe沒有反應(yīng) 原因1：vivado安裝文件存放路徑過長(zhǎng) 解決方法....
工商網(wǎng)監(jiān)