3 陣列結(jié)構(gòu)與工作原理

3.1 改進型SSI結(jié)構(gòu)存儲單元的工作原理

為實現(xiàn)電路存儲單元的讀寫擦工作，需要設(shè)置不同工作電壓，其工作電壓及工作原理見圖6。



單元的編程：在單元的漏源加5V電壓，在編程柵上加12V電壓耦合到浮柵上，控制柵上電壓為1．5V，電子從源端出發(fā)，在CG控制的溝道中加速，產(chǎn)生熱電子，在浮柵下發(fā)射到浮柵上，完成電路的編程，約200個溝道電子可產(chǎn)生一個熱電子。編程后的單元的閾值電壓為2V。

單元的擦除：在單元的漏源加5V電壓，控制柵與編程柵上加-7V電壓耦合到浮柵上，在浮柵與漏端間的隧道氧化層達到一定的電場強度，產(chǎn)生隧道電流，浮柵失去電子完成單元的擦除，擦除時間約0．1s-1．Os，擦除后的單元的閾值電壓為-2V。

數(shù)據(jù)的讀出：在單元的漏源加2V電壓，編程柵電壓為OV，控制柵電壓為2V，由于控制柵與浮柵的耦合率(＜10％)大大低于編程柵與浮柵的偶合率，因此依據(jù)浮柵中電荷的信息經(jīng)小信號放大器讀出存儲的數(shù)據(jù)，我們設(shè)計的0．5μm的Cell“1”電平時讀出電流可達70μA。

3．2 存儲單元的陣列結(jié)構(gòu)

我們在電路的設(shè)計中采用了VGA(Vietual Ground Array)陣列結(jié)構(gòu)來縮小版圖面積，見圖7，圖8與圖9分別為W0／W1存儲單元的讀寫擦方式。









4 工藝特點

開發(fā)該存儲單元主要目的是用于嵌入到其它ASIC電路中去，因此要求工藝較為簡單，與普通0．5μm CMOS標準工藝兼容性好。我們開發(fā)的工藝包括HVNMOS、HVPMOS器件內(nèi)整體工藝只比普通CMOS電路多三次光刻，分別是高壓NWELL、高壓MOS管選擇氧化與Fowler-Nordheim N+埋層注入，工藝實現(xiàn)、開發(fā)難度低，電路易于集成、嵌入。表2為主要工藝流程，其中黑體部分為在普通CMOS工藝基礎(chǔ)上增加的工藝。

表2 嵌入Flash電路的工藝流程

p-／p+外延片→預(yù)氧、長Si3N4→光刻、腐蝕、注入、形成HVNWELL→光刻、腐蝕、注入形成NWELL→去Si3N4、注入形成PWELL→制作有源區(qū)→N管場區(qū)光刻、注入→場氧→Vt調(diào)整→高壓管柵氧→隧道區(qū)選擇光刻→隧道氧化→生長多晶I→多晶I電阻注入→光刻、注人多晶I低阻區(qū)→多晶Ⅱ光刻、腐蝕→擦除潔、HVNMOS DDD光刻、注入→邏輯電路CMOS柵氧→生長多晶Ⅱ→多晶Ⅱ→光刻、腐蝕→P-LDD光刻、注入→N-LDD光刻、注入→P—SD光刻、注入→N-SD光刻、注入→SILICIDE選擇光刻、腐蝕→介質(zhì)生長、平坦化→接觸孔光刻、腐蝕→鋁I布線→介質(zhì)生長、平坦化→通孔光刻、腐蝕→鋁Ⅱ布線→介質(zhì)生長、平坦化→壓焊孔光刻、腐蝕

5 干擾與可靠性

5．1 存儲單元與電路設(shè)計的可靠性問題

存儲單元的閾值電壓是擦寫及讀出過程的函數(shù)，因此要優(yōu)化擦寫過程的工作條件，提高工藝質(zhì)量，特別是隧道氧化層、雙多晶內(nèi)氧化層在高場強下的質(zhì)量與壽命，降低氧化層中陷阱(trap)的產(chǎn)生。圖10是0．5μm單元在擦寫循環(huán)后的閾值電壓的變化。