在Verilog HDL 模型中，所有時延都用單位時間表述。使用`timescale編譯器指令將時間單位與實際時間相關聯(lián)。該指令用于定義時延的單位和時延精度。`timescale編譯器指令格式為：

`timescale time_unit / time_precision
time_unit 和time_precision 由值1、10、和100以及單位s、ms、us、ns、ps和fs組成。例如：
`timescale 1ns/100ps

表示時延單位為1ns, 時延精度為100ps。`timescale 編譯器指令在模塊說明外部出現(xiàn), 并且影響后面所有的時延值。例如:

`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);
//規(guī)定了上升及下降時延值。
endmodule

編譯器指令定義時延以ns為單位，并且時延精度為1/10 ns（100 ps）。因此，時延值5.22對應5.2 ns, 時延6.17對應6.2 ns。如果用如下的`timescale程序指令代替上例中的編譯器指令,

`timescale 10ns/1ns

那么5.22對應52ns, 6.17對應62ns。
在編譯過程中，`timescale指令影響這一編譯器指令后面所有模塊中的時延值，直至遇到另一個`timescale指令或`resetall指令。當一個設計中的多個模塊帶有自身的`timescale編譯指令時將發(fā)生什么？在這種情況下，模擬器總是定位在所有模塊的最小時延精度上，并且所有時延都相應地換算為最小時延精度。例如，

`timescale 1ns/ 100ps
module AndFunc (Z, A, B);
output Z;
input A, B;

and # (5.22, 6.17 ) Al (Z, A, B);
endmodule

`timescale 10ns/ 1ns
module TB;
reg PutA, PutB;
wire GetO;

initial
begin
PutA = 0;
PutB = 0;
#5.21 PutB = 1;
#10.4 PutA = 1;
#15 PutB = 0;
end
AndFunc AF1(GetO, PutA, PutB);
endmodule

在這個例子中，每個模塊都有自身的`timescale編譯器指令。`timescale編譯器指令第一次應用于時延。因此，在第一個模塊中，5.22對應5.2 ns, 6.17對應6.2 ns; 在第二個模塊中5.21對應52 ns, 10.4對應104 ns, 15對應150 ns。如果仿真模塊TB，設計中的所有模塊最小時間精度為100 ps。因此，所有延遲（特別是模塊TB中的延遲）將換算成精度為100 ps。延遲52 ns現(xiàn)在對應520*100 ps，104對應1040*100 ps，150對應1500*100 ps。更重要的是，仿真使用100 ps為時間精度。如果仿真模塊AndFunc，由于模塊TB不是模塊AddFunc的子模塊，模塊TB中的`timescale程序指令將不再有效。

3.5.7 `unconnected_drive和`nounconnected_drive

在模塊實例化中，出現(xiàn)在這兩個編譯器指令間的任何未連接的輸入端口或者為正偏電路狀態(tài)或者為反偏電路狀態(tài)。

`unconnected_drive pull1
. . .
/*在這兩個程序指令間的所有未連接的輸入端口為正偏電路狀態(tài)（連接到高電平）*/
`nounconnected_drive

`unconnected_drive pull0
. . .
/*在這兩個程序指令間的所有未連接的輸入端口為反偏電路狀態(tài)（連接到低電平）*/
`nounconnected_drive

3.5.8 `celldefine 和 `endcelldefine

這兩個程序指令用于將模塊標記為單元模塊。它們表示包含模塊定義，如下例所示。

`celldefine
module FD1S3AX (D, CK, Z) ;
. . .
endmodule
`endcelldefine

某些PLI例程使用單元模塊。

3.6 值集合

Verilog HDL有下列四種基本的值：
1) 0：邏輯0或“假”
2) 1：邏輯1或“真”
3) x：未知
4) z：高阻
注意這四種值的解釋都內(nèi)置于語言中。如一個為z的值總是意味著高阻抗，一個為0的值通常是指邏輯0。
在門的輸入或一個表達式中的為“z”的值通常解釋成“x”。此外，x值和z值都是不分大小寫的，也就是說，值0x1z與值0X1Z相同。Verilog HDL中的常量是由以上這四類基本值組成的。
Verilog HDL中有三類常量：
1) 整型
2) 實數(shù)型
3) 字符串型
下劃線符號（_）可以隨意用在整數(shù)或?qū)崝?shù)中，它們就數(shù)量本身沒有意義。它們能用來提高易讀性；唯一的限制是下劃線符號不能用作為首字符。

3.6.1 整型數(shù)

整型數(shù)可以按如下兩種方式書寫：
1) 簡單的十進制數(shù)格式
2) 基數(shù)格式

1. 簡單的十進制格式
這種形式的整數(shù)定義為帶有一個可選的 “+”（一元）或 “－”（一元）操作符的數(shù)字序列。下面是這種簡易十進制形式整數(shù)的例子。
32 十進制數(shù)32
－15 十進制數(shù)－15
這種形式的整數(shù)值代表一個有符號的數(shù)。負數(shù)可使用兩種補碼形式表示。因此32在5位的二進制形式中為10000，在6位二進制形式中為110001；－15在5位二進制形式中為10001，在6位二進制形式中為110001。