我們知道XDC與UCF的根本區(qū)別之一就是對(duì)跨時(shí)鐘域路徑（CDC）的缺省認(rèn)識(shí)不同，那么碰到FPGA設(shè)計(jì)中常見(jiàn)的CDC路徑，到底應(yīng)該怎么約束，在設(shè)計(jì)上又要注意些什么才能保證時(shí)序報(bào)告的準(zhǔn)確性？

CDC的定義與分類(lèi)

CDC是Clock Domain Crossing的簡(jiǎn)稱(chēng)，CDC時(shí)序路徑指的是起點(diǎn)和終點(diǎn)由不同時(shí)鐘驅(qū)動(dòng)的路徑。在電路設(shè)計(jì)中對(duì)這些跨時(shí)鐘域路徑往往需要進(jìn)行特別的處理來(lái)避免亞穩(wěn)態(tài)的產(chǎn)生，例如使用簡(jiǎn)單同步器、握手電路或是FIFO來(lái)隔離。

安全的CDC路徑

所謂安全的CDC路徑是指那些源時(shí)鐘和目標(biāo)時(shí)鐘擁有相同的來(lái)源，在FPGA內(nèi)部共享部分時(shí)鐘網(wǎng)絡(luò)的時(shí)序路徑。這里的安全指的是時(shí)鐘之間的關(guān)系對(duì)Vivado來(lái)說(shuō)是全透明可分析的。

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不安全的CDC路徑

不安全的CDC路徑則表示源時(shí)鐘和目標(biāo)時(shí)鐘不同，且由不同的端口進(jìn)入FPGA，在芯片內(nèi)部不共享時(shí)鐘網(wǎng)絡(luò)。這種情況下，Vivado的報(bào)告也只是基于端口處創(chuàng)建的主時(shí)鐘在約束文件中所描述的相位和頻率關(guān)系來(lái)分析，并不能代表時(shí)鐘之間真實(shí)的關(guān)系。

在Vivado中分析CDC

在ISE中想要快速定位那些需要關(guān)注的CDC路徑并不容易，特別是要找到不安全的CDC時(shí)，因?yàn)镮SE缺省認(rèn)為所有來(lái)源不同的時(shí)鐘都不相關(guān)且不做分析，要報(bào)告出這類(lèi)路徑，需要使用ISE Timing Analyzer （TRCE） ，并加上 “-u” （表示unconstrained）這個(gè)選項(xiàng)。

在Vivado中則容易許多，我們可以使用report_clock_interaction命令（GUI支持）來(lái)鑒別和報(bào)告設(shè)計(jì)中所有的時(shí)鐘關(guān)系。執(zhí)行命令后會(huì)生成一個(gè)矩陣圖，其中對(duì)角線(xiàn)上的路徑表示源時(shí)鐘與目標(biāo)時(shí)鐘相同的時(shí)鐘內(nèi)部路徑，其余都是CDC路徑。

Vivado還會(huì)根據(jù)網(wǎng)表和已讀入的約束分析出CDC路徑的約束情況，并分顏色表示。例如綠色代表有時(shí)序約束，紅色代表不安全的CDC路徑但是沒(méi)有約束時(shí)序例外，橙色表示有部分路徑已約束為false path的不安全CDC路徑。

矩陣下方是時(shí)鐘關(guān)系表格，可以就各種條件進(jìn)行篩選和排序，方便定位CDC路徑。建議的做法是：首先，對(duì)“Common Primary Clock”排序（顯示為Yes 或No），這么做可以快速鑒別出那些安全和不安全的CDC路徑，接著觀(guān)察對(duì)應(yīng)的“Inter-Clock Constraints”欄內(nèi)的內(nèi)容，判斷已讀入的XDC中是否對(duì)這類(lèi)路徑進(jìn)行了合理的約束。

第二步，可以對(duì)“Path Req (WNS)”由小到大進(jìn)行排序，找到那些數(shù)值特別?。ɡ缧∮?00ps）或是顯示為“Unexpanded”的CDC路徑，結(jié)合是否共享“Common Primary Clock”來(lái)鑒別此類(lèi)路徑，作出合理的約束。

過(guò)小的Path Req (WNS)一般都表示此類(lèi)跨時(shí)鐘域路徑缺少異步時(shí)鐘關(guān)系或其它時(shí)序例外的約束，如果兩個(gè)時(shí)鐘連“Common Primary Clock”也不共享，則100%可以確認(rèn)為異步時(shí)鐘，應(yīng)該加上相應(yīng)的時(shí)鐘關(guān)系約束。

顯示為“Unexpanded”的時(shí)鐘關(guān)系，表示Vivado在一定長(zhǎng)度（缺省為1000）的周期內(nèi)都沒(méi)有為兩個(gè)時(shí)鐘的頻率和相位找到固定的關(guān)系，則無(wú)法推導(dǎo)出相應(yīng)的Path Req 約束值。此類(lèi)CDC需要特別留意，也要加上異步時(shí)鐘關(guān)系約束。

這個(gè)矩陣還支持交互式的時(shí)序分析，選中任意一個(gè)方框，右鍵顯示下拉菜單：選擇Report Timing，會(huì)報(bào)告出這一格代表的時(shí)鐘域（本時(shí)鐘域或是跨時(shí)鐘域）內(nèi)最差的時(shí)序路徑；選擇 Set Clock Groups則可以設(shè)置時(shí)鐘關(guān)系約束并添加到XDC文件中。

CDC的設(shè)計(jì)與約束

CDC路徑在FPGA設(shè)計(jì)中普遍存在，在設(shè)置相應(yīng)的約束前，必須了解設(shè)計(jì)中采取了怎樣的方法來(lái)處理跨時(shí)鐘域路徑。

簡(jiǎn)單同步器

對(duì)于單根跨時(shí)鐘域路徑，一般采用簡(jiǎn)單同步器（Simple Synchronizer），就是由至少兩級(jí)CE端和Reset/Clear端接死的寄存器序列來(lái)處理。

這種情況下，為了更長(zhǎng)的平均無(wú)故障時(shí)間MTBF（Mean Time Between Failures），需要配合一個(gè)ASYNC_REG的約束，把用作簡(jiǎn)單同步器的多個(gè)寄存器放入同一個(gè)SLICE，以降低走線(xiàn)延時(shí)的不一致和不確定性。

set_property ASYNC_REG TRUE [get_cells [list sync0_reg sync1_reg]]