該14納米產(chǎn)品體系與芯片是ARM、Cadence與IBM之間在14納米及以上高級工藝節(jié)點上開發(fā)系統(tǒng)級芯片（SoC）多年努力的重要里程碑。使用FinFET技術(shù)以14納米標準設(shè)計的SoC能夠大幅降低功耗。

　　“這款芯片代表了高級節(jié)點工藝技術(shù)的重要里程碑，通過三家公司多名專家的密切合作實現(xiàn)，”Cadence硅實現(xiàn)部門高級副總裁Chi-Ping Hsu說，“FinFET設(shè)計為設(shè)計者們帶來了巨大的優(yōu)勢，不過也需要高級晶圓廠的支持，還有IP與EDA技術(shù)，以應(yīng)對諸多挑戰(zhàn)。Cadence、IBM與ARM合作解決這些難點，并開發(fā)了一個產(chǎn)品體系，能夠支持多樣化產(chǎn)品設(shè)計的14納米FinFET開發(fā)。”

　　該芯片是設(shè)計用于檢驗14納米設(shè)計基礎(chǔ)IP的建構(gòu)模塊。除了ARM處理器外，SRAM存儲器模塊和其他模塊也包含其中，提供了基于FinFET的ARM Artisan？物理IP的基礎(chǔ)IP開發(fā)所需的描述數(shù)據(jù)。

　　“每次進入更小的工藝節(jié)點都會出現(xiàn)新的挑戰(zhàn)，需要SoC設(shè)計產(chǎn)業(yè)鏈上的行業(yè)領(lǐng)袖們深入合作，”ARM物理IP部門副總裁兼總經(jīng)理 Dipesh Patel說，“在14納米設(shè)計中，很多圍繞FinFET的挑戰(zhàn)，以及我們和Cadence與IBM的合作，主要都在于結(jié)局如何讓14納米FinFET設(shè)計更可靠而有經(jīng)濟可行性?！?/p>

　　ARM設(shè)計工程師采用一個ARM Cortex-M0處理器，使用基立于IBM 絕緣體上硅（SOI）技術(shù)的14納米FinFET技術(shù)，它提供了最佳的性能/功率配置。采用全面的14納米double patterning與FinFET支持技術(shù)，工程師可使用Cadence技術(shù)設(shè)計FinFET 3D晶體管芯片。

　　“此14納米測試芯片的流片是我們用FinFET在SOI上利用其內(nèi)置電解質(zhì)隔離法獲得的重大進展，”IBM半導體研發(fā)中心副總裁Gary Patton說，“實際上，Cadence與ARM已經(jīng)在設(shè)計解決方案上進行合作，成功實現(xiàn)了這塊基于IBM FinFET技術(shù)的測試芯片的流片。我們將繼續(xù)合作，在14納米及以上工藝全面應(yīng)用的SOI FinFET設(shè)備中實現(xiàn)卓越的功耗、性能與多樣性控制?！?/p>

　　為獲得成功，工程師需要14納米與FinFET規(guī)則檢查的支持，以及改良的時序分析。芯片是使用Cadence Encounter Digital Implementation（EDI）系統(tǒng)以ARM 8-track 14納米FinFET標準單元庫實現(xiàn)的，該標準單元庫采用Cadence Virtuoso工具進行設(shè)計。EDI系統(tǒng)提供了執(zhí)行基于14納米FinFET型DRC規(guī)則的設(shè)計所需的高級數(shù)字功能，并采用了全新GigaOpt優(yōu)化技術(shù)，實現(xiàn)FinFET技術(shù)帶來的功耗與性能優(yōu)勢。此外，該解決方案還使用完整的經(jīng)過產(chǎn)品驗證double patterning糾正實現(xiàn)功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供了14納米時序與功率簽收功能支持14納米FinFET架構(gòu)。