一、引言

SPI串行通信接口是一種常用的標(biāo)準(zhǔn)接口，由于其使用簡(jiǎn)單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，應(yīng)用相當(dāng)廣泛。SPI接口的擴(kuò)展有硬件和軟件兩種方法， 軟件模擬 SPI接口方法雖然簡(jiǎn)單方便， 但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無(wú)法滿(mǎn)足系統(tǒng)要求，所以采用硬件的方法實(shí)現(xiàn)最為切實(shí)可行。當(dāng)前，基于主從處理器結(jié)構(gòu)的系統(tǒng)架構(gòu)已經(jīng)成為一種主流（如 DSP+FPGA，MCU+FPGA等），F(xiàn)PGA是在 ASIC的基礎(chǔ)發(fā)展出來(lái)的，它克服了專(zhuān)用 ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電路的修改和維護(hù)很方便。目前， FPGA的容量已經(jīng)跨過(guò)了百萬(wàn)門(mén)級(jí)，使得 FPGA成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用 FPGA來(lái)構(gòu)建 SPI通信接口是切實(shí)可行的。傳統(tǒng) SPI接口的 FPGA實(shí)現(xiàn)往往使用廠(chǎng)家提供的 IP核實(shí)現(xiàn)，但是經(jīng)筆者實(shí)踐發(fā)現(xiàn)，這種方法雖然能夠滿(mǎn)足基本 SPI通信要求而且速度比較快，但是設(shè)計(jì)不夠靈活，不利于功能擴(kuò)展，例如用戶(hù)無(wú)法知道其內(nèi)部工作狀況，控制信號(hào)時(shí)序復(fù)雜等，用戶(hù)使用時(shí)往往覺(jué)得困難，另外，該 IP核不是免費(fèi)的?；诖?，本文將提出一種新的基于 FPGA的 SPI接口設(shè)計(jì)方法。

二、SPI總線(xiàn)原理

SPI總線(xiàn)由四根線(xiàn)組成：串行時(shí)鐘線(xiàn)（SCK），主機(jī)輸出從機(jī)輸入線(xiàn)（MOSI），主機(jī)輸入從機(jī)輸出線(xiàn)（MISO），還有一根是從機(jī)選擇線(xiàn)（SS），它們?cè)谂c總線(xiàn)相連的各個(gè)設(shè)備之間傳送信息。

SPI總線(xiàn)中所有的數(shù)據(jù)傳輸由串行時(shí)鐘SCK來(lái)進(jìn)行同步，每個(gè)時(shí)鐘脈沖傳送1比特?cái)?shù)據(jù)。SCK由主機(jī)產(chǎn)生，是從機(jī)的一個(gè)輸入。時(shí)鐘的相位（CPHA）與極性（CPOL）可以用來(lái)控制數(shù)據(jù)的傳輸。CPOL=“0”表示 SCK的靜止?fàn)顟B(tài)為低電平，CPOL =“1”則表示SCK 靜止?fàn)顟B(tài)為高電平。時(shí)鐘相位（CPHA）可以用來(lái)選擇兩種不同的數(shù)據(jù)傳輸模式。如果 CPHA =“0”，數(shù)據(jù)在信號(hào) SS聲明后的第一個(gè) SCK邊沿有效。而當(dāng) CPHA=“1”時(shí)， 數(shù)據(jù)在信號(hào) SS聲明后的第二個(gè) SCK邊沿才有效。因此，主機(jī)與從機(jī)中 SPI設(shè)備的時(shí)鐘相位和極性必須要一致才能進(jìn)行通信。

SPI可工作在主模式或從模式下。在主模式，每一位數(shù)據(jù)的發(fā)送接收需要 1次時(shí)鐘作用，而在從模式下， 每一位數(shù)據(jù)都是在接收到時(shí)鐘信號(hào)之后才發(fā)送接收。 三、設(shè)計(jì)原理

本系統(tǒng)用硬件描述語(yǔ)言 VHDL描述，可 IP復(fù)用的通用結(jié)構(gòu)。 1、典型應(yīng)用

SPI接口的典型應(yīng)用如圖 1所示。微處理器與從設(shè)備通過(guò)發(fā)送指令的方式實(shí)現(xiàn)雙向數(shù)據(jù)傳輸。

2、模塊設(shè)計(jì)

根據(jù) SPI總線(xiàn)的原理，可分為以下功能模塊：通信模塊，控制模塊，F(xiàn)IFO模塊（緩沖存儲(chǔ)器），配置模塊，數(shù)據(jù)收發(fā)模塊，如圖 2所示。

2.1通信模塊

這個(gè)模塊實(shí)現(xiàn)與微處理器的通信，接收微處理器的數(shù)據(jù)和指令，通過(guò)指令解析，發(fā)出控制信號(hào)。該模塊定義的寄存器包括發(fā)送數(shù)據(jù)寄存器，接收數(shù)據(jù)寄存器，測(cè)試數(shù)據(jù)寄存器，接收測(cè)試數(shù)據(jù)寄存器，指令寄存器，配置寄存器，狀態(tài)寄存器，各寄存器詳述如下：

? 發(fā)送數(shù)據(jù)寄存器：可寫(xiě)寄存器，接收微處理器發(fā)送的數(shù)據(jù)，而后暫存于 FIFO模塊中；

? 接收數(shù)據(jù)寄存器：可讀寄存器，當(dāng)收到?讀數(shù)據(jù)?指令時(shí)，該寄存器將從 FIFO中讀入數(shù)據(jù)且通過(guò)數(shù)據(jù)總線(xiàn)發(fā)送至微處理器;

? 測(cè)試數(shù)據(jù)寄存器：可寫(xiě)寄存器，用于在測(cè)試模式下接收測(cè)試數(shù)據(jù)，而后暫存于 FIFO模塊中；

? 接收測(cè)試數(shù)據(jù)寄存器：可讀寄存器，當(dāng)收到?讀測(cè)試數(shù)據(jù)?指令時(shí)，該寄存器讀入 FIFO中的測(cè)試數(shù)據(jù)，并通過(guò)數(shù)據(jù)總線(xiàn)發(fā)送至微處理器，以測(cè)試各功能模塊工作是否正常；

? 指令寄存器：可寫(xiě)寄存器，接收微處理器的指令，通過(guò)指令解析后，往其它模塊發(fā)出相應(yīng)的控制信號(hào)，包括發(fā)送數(shù)據(jù)指令，讀數(shù)據(jù)指令，復(fù)位指令，寫(xiě)測(cè)試數(shù)據(jù)指令，讀測(cè)試數(shù)據(jù)指令；

? 配置寄存器：可寫(xiě)寄存器，用于保存 SPI配置參數(shù)，包括時(shí)鐘分頻倍數(shù)、相位、移位順序、幀長(zhǎng)度等。該寄存器的值將被轉(zhuǎn)發(fā)至配置模塊。

? 狀態(tài)寄存器：只讀寄存器，控制模塊將狀態(tài)機(jī)狀態(tài)寫(xiě)入該寄存器，供微處理器查詢(xún) SPI

工作狀態(tài)；

2.2控制模塊

控制模塊是本系統(tǒng)的核心，控制著整個(gè)工作流程，為了方便結(jié)構(gòu)化設(shè)計(jì)，本模塊設(shè)計(jì)了狀態(tài)機(jī)。根據(jù) SPI總線(xiàn)的原理可將總線(xiàn)分為五種狀態(tài)，分別是等待狀態(tài)、數(shù)據(jù)發(fā)送狀態(tài)、數(shù)據(jù)接收狀態(tài)、數(shù)據(jù)接收完畢狀態(tài)、在線(xiàn)測(cè)試狀態(tài)。各狀態(tài)之間的關(guān)系如圖 2所示：

2.3 FIFO模塊由于微處理器的寫(xiě)數(shù)據(jù)速率遠(yuǎn)比串口輸出速率快得多，所以必須先將數(shù)據(jù)保存于緩沖區(qū)，F(xiàn)IFO的容量應(yīng)根據(jù)通信數(shù)據(jù)量的大小來(lái)確定，在本設(shè)計(jì)中，由于數(shù)據(jù)量不大，所以定義了一個(gè) 64 X 8位的異步 FIFO寄存器，用于保存收發(fā)數(shù)據(jù)，用 VHDL硬件描述語(yǔ)言描述的FIFO是一個(gè) 64 X 8位的數(shù)組。模塊包括兩個(gè)時(shí)鐘信號(hào)，寫(xiě)入和讀出數(shù)據(jù)總線(xiàn)，滿(mǎn)標(biāo)志和空標(biāo)志信號(hào)，當(dāng) FIFO為滿(mǎn)標(biāo)志時(shí)，寫(xiě)入的數(shù)據(jù)將被忽略。

2.4配置模塊 該模塊設(shè)計(jì)了2 個(gè) 3 X 12位的RAM，一個(gè)用于保存主機(jī)模塊配置參數(shù)，另一個(gè)用于保存從機(jī)模式配置參數(shù)，每次主從機(jī)模式切換時(shí)將配置參數(shù)發(fā)送到數(shù)據(jù)收發(fā)模塊。數(shù)據(jù)收發(fā)模塊根據(jù)配置參數(shù)調(diào)整分頻倍數(shù)、相位、輸出順序（高位先出或低位先出）、幀長(zhǎng)度等。

2.5數(shù)據(jù)收發(fā)模塊

該模塊實(shí)現(xiàn)與從設(shè)備的通信。在主機(jī)模式下，將 FIFO的并行數(shù)據(jù)進(jìn)行并串變換，然后通過(guò) MOSI引腳輸出數(shù)據(jù)，并同時(shí)輸出驅(qū)動(dòng)時(shí)鐘和控制信號(hào)（低電平）。在從機(jī)模式下將串行輸入的數(shù)據(jù)串并變換后寫(xiě)入 FIFO模塊中。

四、仿真與驗(yàn)證

將用 vhdl描述好的 SPI接口電路用 synplify進(jìn)行綜合，然后用 modelsim軟件進(jìn)行仿真。先仿真微處理器通過(guò) SPI接口發(fā)送數(shù)據(jù)過(guò)程，在地址總線(xiàn)上輸入指令寄存器地址，在數(shù)據(jù)總線(xiàn)上輸入發(fā)送數(shù)據(jù)指令，工作時(shí)鐘為89.6M，然后在地址總線(xiàn)上輸入寫(xiě)數(shù)據(jù)寄存器地址，在數(shù)據(jù)總線(xiàn)上輸入數(shù)據(jù) 01010101。得到如圖 3所示的部分管腳的波形。

然后仿真從設(shè)備發(fā)送數(shù)據(jù)過(guò)程，首先往 SPI模塊的 ss管腳輸入低電平，同時(shí)從 sclk管腳輸入驅(qū)動(dòng)時(shí)鐘，在 mosi管腳輸入數(shù)據(jù)，得到圖 4所示的波形。

用 quartus軟件進(jìn)行編譯后，將生成的網(wǎng)表文件通過(guò) JTAG下載到 altera公司的 acex1k系列 EP1k30TC144-3運(yùn)行，配合設(shè)計(jì)好的單片機(jī)程序，分別給 FPGA輸入 44.8M和 89.6M工作時(shí)鐘，在 quartus的 signal tap的輔助分析下都得到了正確的結(jié)果。 EP1k30TC144-3芯片共有1728個(gè)邏輯單元，本設(shè)計(jì)使用了 138個(gè)，占系統(tǒng)資源的7%，是個(gè)比較理想的結(jié)果。

五、結(jié)束語(yǔ)隨著半導(dǎo)體技術(shù)的進(jìn)步，F(xiàn)PGA的價(jià)格越來(lái)越便宜，工作頻率越來(lái)越高，使用 FPGA實(shí)現(xiàn) SPI通信接口是切實(shí)可行的，本文作者創(chuàng)新點(diǎn)： 1、將總線(xiàn)控制信號(hào)封裝成指令，使用者只需通過(guò)發(fā)送指令的方式操作，避免了復(fù)雜的

時(shí)序邏輯設(shè)計(jì)問(wèn)題。 2、可以在 SPI工作過(guò)程中隨時(shí)調(diào)整配置參數(shù)。 3、充分考慮了可測(cè)試性設(shè)計(jì)，使用者可隨時(shí)查看 SPI總線(xiàn)工作狀態(tài)。

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