FPGA分頻器的設(shè)計(jì)方法

FPGA分頻器是一種常用于數(shù)字信號(hào)處理、通信系統(tǒng)、雷達(dá)系統(tǒng)等領(lǐng)域的電路，其作用是將信號(hào)分成多個(gè)頻段。在FPGA設(shè)計(jì)中，分頻器是不可或缺的組成部分之一，通過(guò)對(duì)信號(hào)進(jìn)行分頻，可以方便地對(duì)不同頻段進(jìn)行處理和傳輸。本文將詳細(xì)介紹FPGA分頻器的設(shè)計(jì)方法，并附上Verilog代碼示例，以供參考。

一、分頻器定義

分頻器是通過(guò)控制時(shí)鐘信號(hào)的周期來(lái)實(shí)現(xiàn)分頻。在實(shí)際應(yīng)用中，F(xiàn)PGA時(shí)鐘信號(hào)的產(chǎn)生有兩種方法：使用PLL（Phase Locked Loop，鎖相環(huán)）或MMCM（Mixed-Mode Clock Manager）生成倍頻、分頻信號(hào)，或者是使用Verilog構(gòu)建分頻電路。

分頻器通常由兩個(gè)部分組成：計(jì)數(shù)器和比較器。計(jì)數(shù)器用于計(jì)數(shù)，每計(jì)數(shù)到一定的值就會(huì)觸發(fā)比較器，比較器會(huì)向輸出引腳發(fā)出0或1的信號(hào)。這樣就實(shí)現(xiàn)了對(duì)時(shí)鐘信號(hào)的分頻。

分頻器一般可以分為3類(lèi)：偶數(shù)分頻、奇數(shù)分頻、小數(shù)分頻。

二、偶數(shù)分頻

1、設(shè)計(jì)方法

2分頻時(shí)鐘設(shè)計(jì)，只需要循環(huán)計(jì)數(shù)0~1，計(jì)數(shù)為0時(shí)輸出低電平，計(jì)數(shù)為1時(shí)輸出高電平。

4分頻時(shí)鐘設(shè)計(jì)，只需要循環(huán)計(jì)數(shù)0~3，計(jì)數(shù)為0和1時(shí)輸出低電平，計(jì)數(shù)為2和3時(shí)輸出高電平。

8分頻時(shí)鐘設(shè)計(jì)，只需要循環(huán)計(jì)數(shù)0~~7，計(jì)數(shù)為0~~3時(shí)輸出低電平，計(jì)數(shù)為4~7時(shí)輸出高電平。

下圖分別畫(huà)出了基準(zhǔn)時(shí)鐘、2分頻時(shí)鐘、4分頻時(shí)鐘、8分頻時(shí)鐘。

由此可以推導(dǎo)出，偶數(shù)分頻設(shè)計(jì)的方法：設(shè)為2N分頻，只需設(shè)計(jì)一個(gè)計(jì)數(shù)器在上升沿時(shí)循環(huán)計(jì)數(shù)0~~N-1，每隔0~~N-1時(shí)輸出翻轉(zhuǎn)一次。

2、verilog代碼實(shí)現(xiàn)

任意偶數(shù)分頻設(shè)計(jì)，可通過(guò)設(shè)置參數(shù)NUM，設(shè)定分頻數(shù)，具體代碼如下所示：

module clk_divider_even#(
parameter NUM = 8
)(
input clk,
input rst,
output reg clk_o
);

//參數(shù)定義
localparam WIDTH = $clog2(NUM);
localparam CNT_END = NUM/2 - 1;
reg [WIDTH-1:0] cnt;

//計(jì)數(shù)模塊
always@(posedge clk or posedge rst)begin
if(rst)
cnt <= 'b0;
else if(cnt == CNT_END) //計(jì)滿則清零
cnt <= 'b0;
else
cnt <= cnt + 1'b1;
end

//分頻時(shí)鐘輸出模塊
always@(posedge clk or posedge rst)begin
if(rst)
clk_o <= 1'b0;
else if(cnt == CNT_END) //計(jì)滿則輸出反轉(zhuǎn)
clk_o <= ~clk_o;
else
clk_o<= clk_o;
end

endmodule

仿真測(cè)試結(jié)果圖：

從圖中看出，輸出了8分頻時(shí)鐘信號(hào)，與預(yù)期一致。

三、奇數(shù)分頻

1、設(shè)計(jì)方法

3分頻時(shí)鐘設(shè)計(jì)，只需要在上升沿時(shí)循環(huán)計(jì)數(shù)0~2，上升沿計(jì)數(shù)時(shí)鐘信號(hào)和下降沿計(jì)數(shù)時(shí)鐘信號(hào)，都是前1個(gè)周期為低電平，后2個(gè)周期為高電平；

5分頻時(shí)鐘設(shè)計(jì)，只需要在上升沿時(shí)循環(huán)計(jì)數(shù)0~4，上升沿計(jì)數(shù)時(shí)鐘信號(hào)和下降沿計(jì)數(shù)時(shí)鐘信號(hào)，都是前2個(gè)周期為低電平，后3個(gè)周期為高電平；

7分頻時(shí)鐘設(shè)計(jì)，只需要在上升沿時(shí)循環(huán)計(jì)數(shù)0~6，上升沿計(jì)數(shù)時(shí)鐘信號(hào)和下降沿計(jì)數(shù)時(shí)鐘信號(hào)，都是前3個(gè)周期為低電平，后4個(gè)周期為高電平；

下圖分別畫(huà)出了基準(zhǔn)時(shí)鐘、3分頻時(shí)鐘、5分頻時(shí)鐘、7分頻時(shí)鐘。

由此可以推導(dǎo)出，奇數(shù)分頻設(shè)計(jì)的方法：設(shè)為2N+1分頻，只需設(shè)計(jì)一個(gè)計(jì)數(shù)器在上升沿時(shí)循環(huán)計(jì)數(shù)0~2N，上升沿計(jì)數(shù)時(shí)鐘信號(hào)和下降沿計(jì)數(shù)時(shí)鐘信號(hào)，都是前N個(gè)周期為低電平，后N+1個(gè)周期為高電平；

2、verilog代碼實(shí)現(xiàn)

任意偶數(shù)分頻設(shè)計(jì)，可通過(guò)設(shè)置參數(shù)NUM，設(shè)定分頻數(shù)，具體代碼如下所示：

module clk_divider_odd#(
parameter NUM = 7
)(
input clk,
input rst,
output wire clk_o
);

//參數(shù)定義
localparam WIDTH = $clog2(NUM);
localparam CNT_END = NUM - 1;
localparam CNT_END0 = NUM/2 - 1;
reg [WIDTH-1:0] cnt;
reg clk_pos, clk_neg;

//計(jì)數(shù)模塊
always@(posedge clk or posedge rst)begin
if(rst)
cnt <= 'b0;
else if(cnt == CNT_END) //計(jì)滿則清零
cnt <= 'b0;
else
cnt <= cnt + 1'b1;
end

//分頻時(shí)鐘輸出模塊，時(shí)鐘上升沿
always@(posedge clk or posedge rst)begin
if(rst)
clk_pos <= 1'b0;
else if(cnt == CNT_END0)
clk_pos <= 1'b1;
else if(cnt == CNT_END )
clk_pos <= 1'b0;
else
clk_pos <= clk_pos;
end

//分頻時(shí)鐘輸出模塊，時(shí)鐘下降沿
always@(negedge clk or posedge rst)begin
if(rst)
clk_neg <= 1'b0;
else if(cnt == CNT_END0)
clk_neg <= 1'b1;
else if(cnt == CNT_END)
clk_neg <= 1'b0;
else
clk_neg <= clk_neg;
end

//輸出時(shí)鐘
assign clk_o = clk_pos && clk_neg;

endmodule

仿真結(jié)果如下圖：