RTL設(shè)計(jì)指導(dǎo)原則之面積和速度互換

一般來(lái)說(shuō)，面積是一個(gè)設(shè)計(jì)所消耗的目標(biāo)器件的硬件資源數(shù)量或者ASIC芯片的面積。

2023-06-05 標(biāo)簽：FPGA設(shè)計(jì)加法器RTL 1813 0

FSBL的數(shù)據(jù)段和代碼段如何連接？

搞懂?dāng)?shù)據(jù)段和代碼段是如何被鏈接成一個(gè)二進(jìn)制文件的，這應(yīng)該是每一個(gè)ARM程序員必須搞清楚的一個(gè)事情。

2023-07-06 標(biāo)簽：armFPGA設(shè)計(jì)存儲(chǔ)器 1796 0

怎么通過(guò)搗鼓FPGA板把數(shù)碼管給點(diǎn)亮并顯示有效信息？

今天我們?nèi)蝿?wù)是通過(guò)小腳丫板載的兩個(gè)數(shù)碼管來(lái)顯示字符，所以首先我們要了解一下數(shù)碼管的基本工作原理，接下來(lái)再研究怎么通過(guò)搗鼓小腳丫把數(shù)碼管給點(diǎn)亮，并且顯示出...

2023-06-20 標(biāo)簽：FPGA設(shè)計(jì)led燈數(shù)碼管 1791 0

如何在FPGA設(shè)計(jì)環(huán)境中加入時(shí)序約束？

在給FPGA做邏輯綜合和布局布線時(shí)，需要在工具中設(shè)定時(shí)序的約束。通常，在FPGA設(shè)計(jì)工具中都FPGA中包含有4種路徑：從輸入端口到寄存器，從寄存器到寄存...

2023-10-12 標(biāo)簽：fpgaFPGA設(shè)計(jì)時(shí)鐘 1788 0

FPGA時(shí)序分析-建立時(shí)間和保持時(shí)間裕量都是inf怎么解決呢？

今天有個(gè)小伙伴遇到一個(gè)問(wèn)題，就是在vivado里面綜合后看到的建立時(shí)間和保持時(shí)間裕量都是inf，我們來(lái)看看怎么解決這個(gè)問(wèn)題。

2023-07-30 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 1772 0

在Vivado中利用Report QoR Suggestions提升QoR

Report QoR Suggestions (RQS) 可識(shí)別設(shè)計(jì)問(wèn)題，并提供工具開(kāi)關(guān)和可影響工具行為的設(shè)計(jì)單元屬性的解決方案，即便在無(wú)法自動(dòng)執(zhí)行解決...

2023-07-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)REPORT 1759 0

FPGA設(shè)計(jì)流程

FPGA的設(shè)計(jì)流程主要包括HDL代碼編寫(xiě)、RTL綜合、布局布線、靜態(tài)時(shí)序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設(shè)計(jì)的流程圖。

2023-07-04 標(biāo)簽：fpgaFPGA設(shè)計(jì)HDL 1757 0

時(shí)鐘偏移對(duì)時(shí)序收斂有什么影響呢？

FPGA設(shè)計(jì)中的絕大部分電路為同步時(shí)序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時(shí)序路徑上的所有寄存器在時(shí)鐘信號(hào)的驅(qū)動(dòng)下步調(diào)一致地運(yùn)作。

2023-08-03 標(biāo)簽：fpgaFPGA設(shè)計(jì)寄存器 1743 0

如何使用fpga做數(shù)字磁通傳感器系統(tǒng)

針對(duì)傳統(tǒng)磁通門(mén)信號(hào)處理電路中模擬元件的缺點(diǎn)，設(shè)計(jì)一種基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的數(shù)字磁通門(mén)系統(tǒng)。

2018-12-19 標(biāo)簽：fpgaFPGA設(shè)計(jì) 1741 0

CPLD與FPGA之間的區(qū)別在哪呢？

CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的，但是CPLD的LAB基于乘積和宏單元，而FPGA的LAB使用基于LUT的邏輯單元。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)D觸發(fā)器LUT 1722 0

離散小波變換的FPGA實(shí)現(xiàn)(二)

眾所周知,小波變換的雙正交基就來(lái)自與小波函數(shù)和尺度函數(shù),而他們通過(guò)scale和平移來(lái)得到的小波函數(shù)族和尺度函數(shù)族表示了不同小波(尺度)函數(shù)的分辨率

2023-06-27 標(biāo)簽：濾波器FPGA設(shè)計(jì)小波變換 1707 0

blue-ethernet高性能FPGA網(wǎng)絡(luò)數(shù)據(jù)包處理項(xiàng)目簡(jiǎn)介

blue-ethernet項(xiàng)目使用Bluespec SystemVerilog(BSV)硬件描述語(yǔ)言實(shí)現(xiàn)了一系列在FPGA上加速網(wǎng)絡(luò)數(shù)據(jù)包處理的硬件模塊。

2023-11-13 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)UDP協(xié)議 1703 0

FPGA浮點(diǎn)數(shù)表示及計(jì)算機(jī)數(shù)值表示規(guī)則

定點(diǎn)數(shù)硬件實(shí)現(xiàn)簡(jiǎn)單，但表示的范圍有限，且部分的小數(shù)運(yùn)算IP核只支持浮點(diǎn)數(shù)運(yùn)算，因此這里還需要提到浮點(diǎn)數(shù)的相關(guān)內(nèi)容。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)計(jì)算機(jī) 1698 0

FIFO為什么不能正常工作？

FIFO為什么不能正常工作？復(fù)位信號(hào)有效長(zhǎng)度不夠，接口時(shí)序不匹配，可看下面這篇文章。 本文將介紹： 非DFX工程如何確保異步FIFO自帶的set_max...

2023-11-02 標(biāo)簽：fpgaFPGA設(shè)計(jì)fifo 1680 0

FPGA中的異步復(fù)位or同步復(fù)位or異步復(fù)位同步釋放

在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開(kāi)始啟動(dòng)并保證正確運(yùn)行。

2023-05-22 標(biāo)簽：FPGA設(shè)計(jì)寄存器計(jì)數(shù)器 1677 0

介紹一種IP控制信號(hào)的處理方式

在ASIC/FPGA項(xiàng)目中，我們會(huì)用到很多IP，其中有很多IP存在內(nèi)部控制信號(hào)以及內(nèi)部狀態(tài)信號(hào)。

2023-09-15 標(biāo)簽：fpga控制器FPGA設(shè)計(jì) 1637 0

動(dòng)態(tài)時(shí)鐘的使用

時(shí)鐘是每個(gè) FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時(shí)鐘架構(gòu)、沒(méi)有 CDC 問(wèn)題并正確進(jìn)行約束設(shè)計(jì)，就可以減少與工具斗爭(zhēng)的時(shí)間。

2023-07-05 標(biāo)簽：FPGA設(shè)計(jì)寄存器CDC 1609 0