新思科技公司（Synopsys）推出該公司最新研發(fā)的Synphony HLS （High Level Synthesis）解決方案。該解決方案集成了M語言和基于模型的綜合法，與 傳統(tǒng)RTL流程相比，能夠為通信和多媒體應用提供高達10倍速的更高的設計和驗證能力。Synphony HLS為ASIC 和 FPGA的應用、架構和快速原型生成最優(yōu)化的RTL。

Synphony HLS解決方案架構圖

新思科技公司高層級綜合法和系統(tǒng)級別營銷總監(jiān)Chris Eddington介紹說，Synphony HLS解決方案可顯著地改變ASIC和FPGA在系統(tǒng)驗證和嵌入式軟件開發(fā)中的應用方式。傳統(tǒng)的HLS方法繼續(xù)承擔著重要的硬件工程資源，將算法翻譯成RTL，在ASIC和FPGA芯片上進行運行。Synphony HLS能夠用MATLAB進行高層級仿真和產品編碼，這意味著以往要用數(shù)月或數(shù)年的時間從仿真到達硬件，現(xiàn)在使用Synphony HLS解決方案僅用幾小時或幾天的時間就能夠完成。

Chris Eddington說，這主要原因是Mathworks的MATLAB環(huán)境能夠在極高的抽象層級上進行簡潔地行為表達，現(xiàn)已被廣泛地用于算法探索和設計。在這種環(huán)境下開發(fā)的M語言模型通常在RT 層級 （RTL）下被進行重新編碼和重新驗證，有些情況下用C/C++進行實施和驗證。與效率低下和容易出錯的人工重新編碼流程不同，Synphony HLS直接從高層次的M語言編碼和Synphony HLS — 優(yōu)化的IP模型庫中創(chuàng)建可執(zhí)行的RTL和C模型。通過采用獨特的約束驅動的定點傳播功能，設計師們可以快速和直觀地從高層次浮點M碼的可綜合子集中獲得定點模型。然后Synphony HLS引擎將合成已從架構上進行了優(yōu)化的RTL，以滿足面積、速度和功耗等目標要求。Synphony HLS允許設計師們能夠保留他們喜歡的算法建模語言，無需重新編碼和重新驗證模型，從而確保了早期的系統(tǒng)級別的驗證和核查。

據(jù)了解，Synphony HLS引擎能夠為ASIC、FPGA、快速原型或虛擬平臺綜合優(yōu)化的架構，同時通過各級別的實施流程保持驗證的連貫性。考慮到用戶指定的目標和架構限制，通過在語言和模型邊界（包括M語言和IP模塊）以及整個設計層次上應用排線、編制和約束優(yōu)化，HLS引擎能夠在多層級上進行自動優(yōu)化。

針對ASIC設計，Synphony HLS具備新的先進的時序評估功能，在給定的ASIC技術下，能夠自動地利用Design Compiler獲取自動排線和快速時序收斂過程中所需的精確信息。對FPGA的設計，Synphony HLS還可為廣泛的FPGA產品系列（例如Actel， Altera， Lattice， 和Xilinx等FPGA廠商）提供先進的時序和特定器件優(yōu)化。這包括在當今FPGA器件中，硬件乘法器、存儲器、移位寄存器和其他高級硬件資源的優(yōu)化映射。

Chris Eddington表示，“有了Synphony HLS，我們能夠為系統(tǒng)和軟件驗證提供一種比競爭對手更快和更可靠的方法。結合Synopsys技術領先的系統(tǒng)原型和硬件輔助驗證解決方案，設計團隊們能夠更加經(jīng)濟和更加可靠地設計和驗證他們復雜的芯片和軟件?！?/p>