去年也即2018年5月份的時(shí)候，Cadence就與美光（Micron）在臺(tái)積電7nm工藝的加持下，攜手合作定制了全球首個(gè)DDR5演示原型產(chǎn)品。其中，Cadence開發(fā)DDR5的接口IP, Micron則開發(fā)DDR5 DRAM的原型，這塊DDR5演示模型速率達(dá)到了4400 MT/s，根據(jù)JEDEC組織的roadmap顯示，未來DDR5內(nèi)存的最高頻率可以達(dá)到6400 MT/s。

就目前個(gè)人電腦來說，對(duì)于內(nèi)存帶寬提升的需求并不強(qiáng)烈，內(nèi)存帶寬的提升對(duì)于游戲來說影響并不大，畢竟在游戲中內(nèi)存帶寬不是瓶頸，從DDR4 2400 提升到 DDR4 3200 ，對(duì)于3A游戲大作也就帶來兩三幀的性能提升，還不如直接提高內(nèi)存容量來的酸爽。

驅(qū)動(dòng)DRAM內(nèi)存市場(chǎng)向DDR5升級(jí)的動(dòng)力應(yīng)該是來自對(duì)帶寬有強(qiáng)烈需求的專業(yè)應(yīng)用領(lǐng)域，比如云服務(wù)器、邊緣計(jì)算等等，由于系統(tǒng)內(nèi)存帶寬跟不上服務(wù)器CPU核心數(shù)量的增長(zhǎng)，服務(wù)器因此需要更大的內(nèi)存帶寬。更嚴(yán)格來說，內(nèi)存規(guī)格的升級(jí)在很多年前就已不是由處理器速度的增長(zhǎng)所驅(qū)動(dòng)，而是所需要的相應(yīng)內(nèi)存帶寬的增長(zhǎng)驅(qū)動(dòng)。

這不，前幾日Intel的roadmap則顯示，預(yù)計(jì)在2021年的服務(wù)器處理器上升級(jí)LGA4677插槽，將會(huì)支持PCIe 5.0以及DDR5標(biāo)準(zhǔn)。而Intel 家的Agilex FPGA則會(huì)采用10 納米 FinFET 工藝，同樣支持到PCIe 5.0以及DDR5標(biāo)準(zhǔn)。

如上所述，DDR5 最顯著的特性就是內(nèi)存帶寬的極大提升，相對(duì)于主流的DDR 4 3200來說，最先起跳的DDR5 3200也會(huì)比DDR4 3200快1.36倍，而主流DDR5 4800對(duì)比DDR4 3200快出1.87倍，最終，DDR5 會(huì)來到6400 MT/s的終極規(guī)格。

也許有同學(xué)會(huì)問，同樣是3200為啥DDR5能比DDR4快出1.36倍呢？DDR5憑啥同九秀。

通過目前美光給出的關(guān)于DDR5的介紹文檔，我們先了解一下DDR5的新特性：

• 更快的數(shù)據(jù)速率
• 更高的指令總線效率
• 改進(jìn)的bank group以提高性能
• 改進(jìn)的刷新方案
• 可擴(kuò)展的超過16Gb的單片密度
• 每個(gè)模塊2個(gè)獨(dú)立的40位通道

DDR5的DQ引腳依然是單端信號(hào)，無需在DQ引腳上發(fā)送差分信號(hào)即可實(shí)現(xiàn)I / O切換速率（數(shù)據(jù)速率）的顯著提高。氮素，為了讓DQ單端信號(hào)能夠達(dá)到如此高的速率，其中一個(gè)重要的特性是在DQ 信號(hào)流向的接收方向(Rx)引入了multi-tap DFE(Decision Feedback Equalizer 判決反饋均衡器)? 。DFE可以改善信號(hào)質(zhì)量，可以實(shí)時(shí)地根據(jù)眼圖的情況進(jìn)行自適應(yīng)調(diào)節(jié)，重新將眼圖張開，減輕高速率帶來的碼間干擾（inter-symbol?interference ISI）的影響。

隨著信號(hào)速率的提高，在系統(tǒng)同步接口方式中,有幾個(gè)因素限制了有效數(shù)據(jù)窗口寬度的繼續(xù)增加。

時(shí)鐘到達(dá)兩個(gè)芯片的傳播延時(shí)不相等(clock skew)

并行數(shù)據(jù)各個(gè)bit 的傳播延時(shí)不相等(data skew)

時(shí)鐘的傳播延時(shí)和數(shù)據(jù)的傳播延時(shí)不一致(skew between data and clock)

要提高接口的傳輸帶寬有兩種方式，一種是提高時(shí)鐘頻率，一種是加大數(shù)據(jù)位寬。那么是不是可以無限制的增加數(shù)據(jù)的位寬呢?這就要牽涉到另外一個(gè)非常重要的問題—–同步開關(guān)噪聲(SSN)，數(shù)據(jù)位寬的增加，SSN 成為提高傳輸帶寬的主要瓶頸。

由于信道的非理想特性，信號(hào)從Tx通過FR4 PCB板傳輸?shù)絉x，這中間會(huì)有信號(hào)插損、回?fù)p、近/遠(yuǎn)端串?dāng)_，再繼續(xù)提高頻率，信號(hào)會(huì)被嚴(yán)重?fù)p傷，就需要采用均衡和數(shù)據(jù)時(shí)鐘相位檢測(cè)等技術(shù)，這也就是SerDes所采用的技術(shù)。

作為并行總線最后的倔強(qiáng)，內(nèi)存總線也越來越多的吸收了SerDes關(guān)鍵技術(shù)，尤其是均衡器（Equalization，EQ）技術(shù)。在DDR5標(biāo)準(zhǔn)中，DRAM將被指定涵蓋DFE（判決反饋均衡）能力。

而另個(gè)DDR5的新挑戰(zhàn)是更加低的工作電壓，VDD/VDDQ/VPP分別為：1.1/1.1/1.8（V）, 雖然這將有助于節(jié)省功耗，氮素，它也會(huì)對(duì)DIMM的設(shè)計(jì)帶來一些挑戰(zhàn)。因?yàn)閂DD較低，所以還必須關(guān)注于電源完整性文圖，信號(hào)的噪聲容限將會(huì)變得更小，因?yàn)槟F(xiàn)在使用的是1.1V供電而非1.2V。

JEDEC目前已經(jīng)公開了有關(guān)DDR5的一些規(guī)范和信息，雖然目前還沒有最終定案，但DDR5的大體技術(shù)參數(shù)已經(jīng)確定。

DIMM內(nèi)存條產(chǎn)品外觀形態(tài)上看與DDR4基本相同，只是在防呆口上有所差別。防呆口的差異化設(shè)計(jì)可以避免用戶將DDR5內(nèi)存錯(cuò)誤地插入其他類型的插槽。在針腳方面，DDR5的針腳數(shù)量依舊是288個(gè)，針腳寬度為0.85mm，和現(xiàn)在的DDR4維持一樣的水平。雖然針腳數(shù)量相同，但是DDR5由于帶寬更高、數(shù)據(jù)的讀寫方式發(fā)生變化等原因，因此針腳定義和DDR4存在很大差異，無法做到向下兼容。

DDR5芯片封裝方面將全部采用BGA封裝，擁有三種數(shù)據(jù)位寬，分別是x4、x8和x16。和DDR4一樣，DDR5在內(nèi)部設(shè)計(jì)了Bank（數(shù)據(jù)塊）和Bank Group（數(shù)據(jù)組）。

以8Gb顆粒為例，可以被配置為16個(gè)數(shù)據(jù)塊和8個(gè)數(shù)據(jù)組（每個(gè)數(shù)據(jù)組由2個(gè)數(shù)據(jù)塊構(gòu)成），此時(shí)能夠運(yùn)行DDR5的x4或者x8配置。同時(shí)它也可配置為8個(gè)數(shù)據(jù)塊和4個(gè)數(shù)據(jù)組，實(shí)現(xiàn)DDR5的x16配置。當(dāng)存儲(chǔ)顆粒密度變得更高時(shí)，比如單片顆粒16Gb，此時(shí)顆粒內(nèi)部擁有32個(gè)數(shù)據(jù)塊，可以采用8個(gè)數(shù)據(jù)組、每組4個(gè)數(shù)據(jù)塊的方式實(shí)現(xiàn)x4和x8配置，或者4個(gè)數(shù)據(jù)組，每組8個(gè)數(shù)據(jù)組，實(shí)現(xiàn)x16的配置。

和DDR4相比，DDR5在數(shù)據(jù)塊和數(shù)據(jù)組的配置上更為寬裕。在DDR4產(chǎn)品上，數(shù)據(jù)組的數(shù)量最高限制為4組，一般采用2組配置。在DDR5上，數(shù)據(jù)組的數(shù)量可以選擇2組、4組到最高8組的設(shè)計(jì)，以適應(yīng)不同用戶的不同需求，并且還可以保證Bank數(shù)據(jù)塊的數(shù)量不變。這意味著整個(gè)DDR5的Bank數(shù)量將是DDR4的至少2倍，這將有助于減少內(nèi)存控制器的順序讀寫性能下降的問題。

除了數(shù)據(jù)組翻倍外，在預(yù)取值方面，DDR4時(shí)代對(duì)16n預(yù)取帶來的高延遲擔(dān)憂終于在DDR5上得到徹底的解決。DDR5采用的預(yù)取值正是16n，比DDR4和DDR3采用的8n預(yù)取值翻倍。此外，DDR5還加入了不少新的設(shè)計(jì)，包括寫模式命令下，DDR5可以轉(zhuǎn)換為不跨總線發(fā)送數(shù)據(jù)，在減少總線壓力的同時(shí)還節(jié)約電能；增強(qiáng)的PDA模式通過為每個(gè)DRAM分配唯一的PDA枚舉ID，可以僅使用CA接口對(duì)每個(gè)DRAM進(jìn)行尋址，后續(xù)不再需要DQ信號(hào)來決定選擇哪個(gè)DRAM進(jìn)行操作等。

除了數(shù)據(jù)組翻倍外，在預(yù)取值方面，DDR4時(shí)代對(duì)16n預(yù)取帶來的高延遲擔(dān)憂終于在DDR5上得到徹底的解決。DDR5采用的預(yù)取值正是16n，比DDR4和DDR3采用的8n預(yù)取值翻倍。此外，DDR5還加入了不少新的設(shè)計(jì)，包括寫模式命令下，DDR5可以轉(zhuǎn)換為不跨總線發(fā)送數(shù)據(jù)，在減少總線壓力的同時(shí)還節(jié)約電能；增強(qiáng)的PDA模式通過為每個(gè)DRAM分配唯一的PDA枚舉ID，可以僅使用CA接口對(duì)每個(gè)DRAM進(jìn)行尋址，后續(xù)不再需要DQ信號(hào)來決定選擇哪個(gè)DRAM進(jìn)行操作等。

在電源穩(wěn)定性方面，DDR5內(nèi)存支持在DIMM上加入了穩(wěn)壓器和電源管理IC。這主要是考慮到在服務(wù)器環(huán)境下大容量和高速度的DDR5顆粒對(duì)電源純凈度的需求。根據(jù)JEDEC的數(shù)據(jù)，DDR5的電壓波動(dòng)范圍允許值不高于3%，也就是每次波動(dòng)不得超出正負(fù)0.033V，這將考驗(yàn)主板廠商的設(shè)計(jì)能力。

對(duì)高端內(nèi)存和敏感環(huán)境而言，JEDEC建議廠商在內(nèi)存上集成自己的電源模塊，這無疑會(huì)提高DDR5內(nèi)存的成本，但是考慮到這類應(yīng)用環(huán)境，這樣的設(shè)計(jì)還是值得的。不過，受成本所限，消費(fèi)級(jí)產(chǎn)品上不太可能看到這樣的設(shè)計(jì)，但在一些面向發(fā)燒友的頂級(jí)DDR5內(nèi)存上，可能會(huì)出現(xiàn)自帶專用電源的解決方案。

目前全球DRAM廠商中，包括三星、美光、SK現(xiàn)代、南亞等廠商都提出了DDR5產(chǎn)品規(guī)劃。其中三星、美光和現(xiàn)代已經(jīng)展示了自家旗下的DDR5顆粒，并開始小批量出貨。業(yè)內(nèi)估計(jì)DDR5相關(guān)產(chǎn)品將在2019年開始逐漸進(jìn)入市場(chǎng)，一開始主要面向高端定制型客戶。

DDR5產(chǎn)品真正的大規(guī)模爆發(fā)應(yīng)該在2020～2021年，此時(shí)英特爾或AMD都應(yīng)該推出了支持DDR5的全新平臺(tái)，消費(fèi)級(jí)市場(chǎng)和高端市場(chǎng)在此時(shí)將全面切入DDR5時(shí)代。到2022年，DDR5應(yīng)該占據(jù)大約25%的市場(chǎng)份額，超越DDR4成為市場(chǎng)主流。

DDR4的設(shè)計(jì)規(guī)范剛剛擼順， DDR5 時(shí)代就要來了，Layout們你們準(zhǔn)備好了嗎，不過老wu只想靜靜?
來源：吳川斌的博客