最近五年來，功率性能領(lǐng)域（和成本）的提高主要是通過晶體管的尺寸縮放來實(shí)現(xiàn)的。晶體管縮放超過納米閾值后，從16/12 nm，10 nm，7 nm，5 nm，3 nm，2 nm，1.4 nm到納米以下，半導(dǎo)體行業(yè)將做什么？這些先進(jìn)的邏輯技術(shù)是否會(huì)繼續(xù)提供未來計(jì)算系統(tǒng)所需的能效？新的應(yīng)用程序和計(jì)算工作負(fù)載是否需要新的設(shè)備技術(shù)并將其集成到未來的系統(tǒng)中？這些都是當(dāng)今半導(dǎo)體行業(yè)面臨的一些最緊迫的問題。

未來IC技術(shù)發(fā)展的道路不再是一條直線。開箱即用的解決方案的需求將迎來創(chuàng)新的黃金時(shí)代。未來的電子系統(tǒng)將需要計(jì)算架構(gòu)以及設(shè)備和封裝技術(shù)的共同創(chuàng)新。那么，全球晶圓代工龍頭臺(tái)積電為了將代工這活兒做到極致，又在探索哪些新技術(shù)？

無懈可擊的臺(tái)積電

據(jù)Yole發(fā)布的一份調(diào)研報(bào)告中顯示，在過去的幾十年里（自1965年以來），摩爾定律一直指導(dǎo)著全球半導(dǎo)體行業(yè)，在這個(gè)演進(jìn)的過程中，先進(jìn)制程的發(fā)展提高了性能和成本，大浪淘沙，2002年的26家角逐的廠商最后僅剩臺(tái)積電和三星兩家“孤獨(dú)者”。在短短的20年間，全球代工廠以放棄而聞名，先進(jìn)制程玩家減少了近九成。

如今臺(tái)積電在每個(gè)新的工藝技術(shù)節(jié)點(diǎn)上都變得越來越占主導(dǎo)地位：盡管它僅占28-65nm類別中用于生產(chǎn)大多數(shù)汽車芯片的節(jié)點(diǎn)的收入的40％至65％，但它幾乎占據(jù)了市場的90％當(dāng)前生產(chǎn)中最先進(jìn)的節(jié)點(diǎn)。

臺(tái)積電（TSMC）今年將其資本投資預(yù)期上調(diào)至高達(dá)250億至280億美元，可能比2020年增加63％，領(lǐng)先于英特爾和三星。分析人士認(rèn)為，這至少包括臺(tái)灣制造商向英特爾提供產(chǎn)品所需的產(chǎn)能投資。

邏輯上多管齊下

臺(tái)積電一直走在先進(jìn)CMOS邏輯技術(shù)的前沿，在這種技術(shù)中，密集晶體管是兩個(gè)基本的構(gòu)建模塊之一，另一個(gè)是密集互連堆棧。給定邏輯技術(shù)的內(nèi)在計(jì)算能力直接與晶體管互連的數(shù)量及其在典型負(fù)載下的開關(guān)速度有關(guān)，這些負(fù)載由晶體管或門驅(qū)動(dòng)，以及相關(guān)的互連電阻和電容電路負(fù)載。在邏輯領(lǐng)域，臺(tái)積電主要研究在晶體管結(jié)構(gòu)、高遷移率通道以及低尺寸材料和器件方面的計(jì)算。

臺(tái)積電CMOS邏輯技術(shù)一直依賴于平面晶體管結(jié)構(gòu)，直到2014年其16納米技術(shù)就將FinFET引入生產(chǎn)。FinFET結(jié)構(gòu)解決了平面器件縮放的根本限制，即在較短的柵極長度下對(duì)溝道的不良靜電控制。FinFET還使晶體管密度縮放與器件有效寬度縮放能夠部分解耦，這是獲得增加的每單位晶體管足跡的晶體管電流的重要功能。與平面晶體管相比，這些FinFET特性可顯著降低電源電壓。FinFET還為功率性能優(yōu)化提供了新的自由度，從而極大地提高了從16nm到5nm技術(shù)節(jié)點(diǎn)的能效。

臺(tái)積電的研發(fā)工作繼續(xù)探索下一代結(jié)構(gòu)，例如堆疊納米線或堆疊納米片，以期在未來技術(shù)節(jié)點(diǎn)的計(jì)算性能和能源效率方面達(dá)到新的高度。

直到其7nm節(jié)點(diǎn)為止，硅一直是所有CMOS技術(shù)世代中選擇的晶體管通道材料。臺(tái)積電（TSMC）積極探索替代晶體管溝道材料，以在高性能和低功率器件的設(shè)計(jì)中增加自由度。硅鍺和鍺是臺(tái)積電探索性研究工作的例子，該研究工作已被廣泛發(fā)表，在某些情況下被公認(rèn)為國際會(huì)議的亮點(diǎn)。臺(tái)積電的5nm技術(shù)是第一項(xiàng)以SiGe為p型FinFET的溝道材料的先進(jìn)邏輯生產(chǎn)技術(shù)。

此外，臺(tái)積電（TSMC）的晶體管研究團(tuán)隊(duì)也在研究以具有固有2D或1D載流子傳輸（低維傳輸）的材料為基礎(chǔ)的器件。過渡金屬二鹵化物，石墨烯納米帶和碳納米管等都在理論和實(shí)驗(yàn)上得到了研究。

如在最近的IEDM會(huì)議上，臺(tái)積電提供了有關(guān)談納米管器件制造進(jìn)展的更新。臺(tái)積電開發(fā)了獨(dú)特的工藝流程來為CNT器件提供“高K”電介質(zhì)等效柵極氧化物，類似于當(dāng)前硅FET的HKMG處理。隨后，添加高K HfO2膜的原子級(jí)沉積（ALD），采用了獨(dú)特的“頂柵加背柵”拓?fù)洹?/p>

上面的TEM圖說明了CNT的橫截面。為了與獨(dú)特的碳表面兼容，需要沉積初始界面電介質(zhì)（Al2O3）–即，需要在碳上對(duì)該薄層進(jìn)行適當(dāng)?shù)某珊撕驼?/p>

采用了獨(dú)特的“頂柵加背柵”拓?fù)?/p>

使用2D和1D材料的好處包括原子厚度的高遷移率，出色的柵極控制以及低功率和高性能器件的潛在應(yīng)用。因此，可以擴(kuò)大晶體管的縮放比例。在最近的報(bào)道中，臺(tái)積電成功地證明了晶圓級(jí)h-氮化硼單層膜的生長，該膜層能夠有效地保護(hù)通道2D半導(dǎo)體免受工藝損傷以及相鄰電介質(zhì)中電荷雜質(zhì)的擴(kuò)散。一維半導(dǎo)體碳納米管具有與生產(chǎn)線后端（BOEL）制造溫度（《400℃）兼容的工藝，是實(shí)現(xiàn)單片3D IC的潛在組件。在臺(tái)積電的28nm CMOS技術(shù)芯片上，碳納米管晶體管的概念驗(yàn)證整體集成也得到了驗(yàn)證。

在互連上的探索

互連對(duì)于系統(tǒng)性能至關(guān)重要。它們是將兩個(gè)或多個(gè)電路元件（例如晶體管）電連接在一起的結(jié)構(gòu)。在過去，互連通常被稱為集成電路的片上互連。如今，互連通常既包括集成電路的片上互連又包括異構(gòu)系統(tǒng)集成中的片外互連。在互連設(shè)計(jì)中，幾何尺寸（寬度，厚度，間距，長寬比，間距），材料，過程控制和設(shè)計(jì)布局對(duì)于適當(dāng)?shù)幕ミB功能，性能，功率效率，可靠性和制造良率都是至關(guān)重要的。

首先來看片上互連，當(dāng)今的片上互連基于銅線/低k布線，在當(dāng)今的芯片中，銅線可能超過100公里。臺(tái)積電使用新穎的銅間隙填充解決方案來制造更小的導(dǎo)線。新開發(fā)的材料和工藝可以大大減少線路和通孔電阻，從而改善芯片性能。集成方案，低k材料和具有選擇性沉積的低k工藝的全面創(chuàng)新套件進(jìn)一步提高了性能（通過減小電容）和可靠性。除了銅互連之外，臺(tái)積電內(nèi)部以及其學(xué)術(shù)合作伙伴也正在探索單一金屬元素，二元和三元合金以及用于未來互連材料的2D材料。

然后是片外互連技術(shù)。要知道，硅中介層，高密度細(xì)間距扇出RDL和無凸點(diǎn)鍵合是創(chuàng)新的先進(jìn)異構(gòu)集成技術(shù)（HIT）上芯片間互連的三大支柱。每種互連技術(shù)在AI和5G網(wǎng)絡(luò)各自的領(lǐng)域中提供最佳的PPACC（PPACC：功耗，性能，面積（尺寸），成本，上市周期），并且與晶圓級(jí)異構(gòu)集成技術(shù)（即HPC和移動(dòng)應(yīng)用系統(tǒng)中的CoWoS，InFO和SoIC）緊密相關(guān)。

臺(tái)積電也在片外互聯(lián)技術(shù)上不斷努力以實(shí)現(xiàn)更好的PPACC：硅中介層具有高互連密度，高比電容密度和大標(biāo)線片尺寸，可用于百億分之一的HPC / AI；扇出時(shí)具有較高的互連密度和較大的光罩尺寸，可在HPC /網(wǎng)絡(luò)AI中實(shí)現(xiàn)成本和性能；在SoIC上，高3D互連密度和超低鍵合延遲，適用于節(jié)能計(jì)算系統(tǒng)。

對(duì)新興存儲(chǔ)技術(shù)的探索

內(nèi)存也是臺(tái)積電發(fā)展的一大重點(diǎn)，現(xiàn)代社會(huì)，每天生成的數(shù)據(jù)超過2.5億字節(jié)，需要處理的數(shù)據(jù)非常多，而內(nèi)存在數(shù)據(jù)流中起著關(guān)鍵作用。邏輯與內(nèi)存之間的差距是系統(tǒng)性能的瓶頸。為了優(yōu)化成本和性能之間的權(quán)衡，市面上已開始采用分層存儲(chǔ)系統(tǒng)。

最近出現(xiàn)的新技術(shù)正在迅速發(fā)展，以將處理任務(wù)帶到內(nèi)存附近或內(nèi)存中，以提高計(jì)算效率并啟用新功能。新興的NVM使用新型的材料和機(jī)制來存儲(chǔ)數(shù)據(jù)。它們有望用于混合內(nèi)存層次結(jié)構(gòu)以提高整體性能。此外，它們的獨(dú)特特性為啟用新應(yīng)用程序（例如神經(jīng)形態(tài)計(jì)算）和新穎的體系結(jié)構(gòu)（例如3D集成）提供了巨大的潛力。

臺(tái)積電這些年正在積極探索新興存儲(chǔ)技術(shù)。臺(tái)積電的非易失性存儲(chǔ)器解決方案包括閃存，自旋轉(zhuǎn)移力矩磁性隨機(jī)存取存儲(chǔ)器（STT-MRAM）和電阻式隨機(jī)存取存儲(chǔ)器（RRAM）。臺(tái)積電還積極探索相變隨機(jī)存取存儲(chǔ)器（PCRAM）和自旋軌道扭矩MRAM（SOT-MRAM）元件，以及支持更高密度交叉點(diǎn)陣列架構(gòu)必不可少的選擇器設(shè)備。

臺(tái)積電已經(jīng)開發(fā)并提供STT-MRAM解決方案，以克服嵌入式Flash技術(shù)的擴(kuò)展限制。臺(tái)積公司正在積極探索SOT-MRAM和VC-MRAM，并與外部研究實(shí)驗(yàn)室、財(cái)團(tuán)和學(xué)術(shù)合作伙伴合作。臺(tái)積電的SOT-MRAM的探索是由高速（《2ns）二進(jìn)制存儲(chǔ)器解決方案驅(qū)動(dòng)的，這種解決方案比傳統(tǒng)的6T-SRAM解決方案密度大得多，同時(shí)也更節(jié)能。

MRAM之外，臺(tái)積電與技術(shù)伙伴合作，在40nm CMOS邏輯主干上開發(fā)了RRAM內(nèi)存技術(shù)，以支持特定應(yīng)用需求。臺(tái)積電還在繼續(xù)探索新穎的RRAM材料組合及其密度驅(qū)動(dòng)的集成，以及可變感知電路設(shè)計(jì)和程序設(shè)計(jì)，以實(shí)現(xiàn)高密度內(nèi)嵌RRAM的解決方案，以供AIoT應(yīng)用。

相變隨機(jī)存儲(chǔ)器（PCRAM）是一種基于硫族玻璃的非易失性存儲(chǔ)器。PCRAM電阻通過控制焦耳加熱和淬火在非晶態(tài)（高電阻）和結(jié)晶態(tài)（低電阻）之間過渡。存儲(chǔ)器的電阻狀態(tài)與非晶區(qū)大小及其可控性和穩(wěn)定性有很大關(guān)系。這使得PCRAM細(xì)胞具有獨(dú)特的存儲(chǔ)多種狀態(tài)（電阻）的能力，因此比傳統(tǒng)的二進(jìn)制存儲(chǔ)器具有更高的有效細(xì)胞密度的潛力。PCRAM可以支持陣列配置，包括一個(gè)晶體管與一個(gè)存儲(chǔ)器（1T1R）陣列和一個(gè)選擇器與一個(gè)存儲(chǔ)器（1S1R）陣列。臺(tái)積電一直在探索PCRAM材料、細(xì)胞結(jié)構(gòu)和專用電路設(shè)計(jì)，以實(shí)現(xiàn)AI和ML的近內(nèi)存和內(nèi)存計(jì)算。

結(jié)語

在新技術(shù)短缺和超級(jí)大國競爭的時(shí)候，臺(tái)積電在芯片生產(chǎn)中的主導(dǎo)地位凸顯。而觀看其對(duì)先進(jìn)技術(shù)的不懈探索，不由發(fā)問，代工廠的秘訣在哪里？想要追趕臺(tái)積電的英特爾前面又有多少攔路虎？三星估計(jì)也在想，我與臺(tái)積電究竟差哪了？

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