聯(lián)華電子(NYSE：UMC;TWSE:2303)與楷登電子(美國 Cadence 公司，NASDAQ：CDNS)今日共同宣布，采用 Integrity 3D-IC 平臺(tái)的 Cadence 3D-IC 參考工作流程已通過聯(lián)電的芯片堆棧技術(shù)認(rèn)證，將進(jìn)一步縮短產(chǎn)品上市時(shí)間。

聯(lián)電的混合鍵合解決方案已經(jīng)做好支持廣泛技術(shù)節(jié)點(diǎn)集成的準(zhǔn)備，適用于邊緣 AI、圖像處理和無線通信應(yīng)用。采用聯(lián)電的 40nm 低功耗(40LP)工藝作為片上堆棧技術(shù)的展示，雙方合作驗(yàn)證了該設(shè)計(jì)流程中的關(guān)鍵 3D-IC 功能，包括使用 Cadence 的 Integrity 3D-IC 平臺(tái)實(shí)現(xiàn)系統(tǒng)規(guī)劃和智能橋突創(chuàng)建。Cadence Integrity 3D-IC 平臺(tái)是業(yè)界首款綜合解決方案，在單一平臺(tái)中集成了系統(tǒng)規(guī)劃、芯片和封裝實(shí)現(xiàn)以及系統(tǒng)分析。

聯(lián)華電子元件技術(shù)開發(fā)及設(shè)計(jì)支援副總經(jīng)理鄭子銘表示：“過去一年，我們的客戶在不犧牲設(shè)計(jì)面積或增加成本的情況下，尋求設(shè)計(jì)效能的提升方法，讓業(yè)界對(duì) 3D-IC 解決方案的興趣大為提升。成本效益和設(shè)計(jì)可靠度的提升是聯(lián)電混合鍵合技術(shù)的兩大主軸，同時(shí)也是此次與 Cadence 合作所創(chuàng)造的成果與優(yōu)勢(shì)，未來將可讓共同客戶享受 3D 設(shè)計(jì)架構(gòu)所帶來的優(yōu)勢(shì)，同時(shí)大幅減省設(shè)計(jì)整合所需時(shí)間?！?/p>

Cadence 數(shù)字與簽核事業(yè)部研發(fā)副總裁 Don Chan 表示：“隨著物聯(lián)網(wǎng)、人工智能和 5G 應(yīng)用設(shè)計(jì)復(fù)雜性的日益增加，片上技術(shù)自動(dòng)化對(duì)芯片設(shè)計(jì)師越來越重要。Cadence 3D-IC 工作流程與 Integrity 3D-IC 平臺(tái)針對(duì) UMC 的混合鍵合技術(shù)進(jìn)行了優(yōu)化，為客戶提供全面的設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)解決方案，使他們能夠自信地創(chuàng)建并驗(yàn)證創(chuàng)新的 3D-IC 設(shè)計(jì)，同時(shí)縮短產(chǎn)品推向市場(chǎng)的時(shí)間?！?/p>

該參考流程以 Cadence 的 Integrity 3D-IC 平臺(tái)為核心，圍繞高容量、多技術(shù)分層的數(shù)據(jù)庫構(gòu)建而成。該平臺(tái)在統(tǒng)一的管理平臺(tái)下提供 3D 設(shè)計(jì)完整的設(shè)計(jì)規(guī)劃、實(shí)現(xiàn)和分析。通過在設(shè)計(jì)初期執(zhí)行熱能、功耗和靜態(tài)時(shí)序分析，可以實(shí)現(xiàn) 3D 芯片堆棧中的多個(gè)晶粒的同步設(shè)計(jì)和分析。該流程還支持針對(duì)連接精度的系統(tǒng)級(jí)布局與原理圖(LVS)檢查，針對(duì)覆蓋和對(duì)齊的電氣規(guī)則檢查(ERC)，以及在 3D 堆棧設(shè)計(jì)結(jié)構(gòu)中的熱分布分析。

除了 Integrity 3D-IC 平臺(tái)，Cadence 3D-IC 流程還包括 Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，Quantus 寄生提取解決方案，Tempus 時(shí)序簽核解決方案，Pegasus 驗(yàn)證系統(tǒng)，Voltus IC 電源完整性解決方案和Celsius 熱求解器。

審核編輯：湯梓紅