隨著大型SoC（系統(tǒng)級芯片）的設計復雜度和制造難度不斷攀升，芯片行業(yè)正面臨前所未有的挑戰(zhàn)。英偉達公司的Blackwell芯片B200，作為業(yè)界的一個典型代表，其晶體管數(shù)量相比上一代H100芯片提升了近3倍，算力提升了6倍，這背后離不開Chiplet（小芯片）設計方案的引入。Chiplet技術，作為“后摩爾定律時代”提升芯片性能的關鍵解決方案之一，正逐漸受到業(yè)界的廣泛關注。

Chiplet技術通過先進封裝方法，將不同工藝或功能的芯片進行異構集成，使得SoC的功能可以在不同的工藝節(jié)點上實現(xiàn)。然而，在Chiplet產業(yè)發(fā)展的初期，由于缺乏統(tǒng)一的標準，各家的Chiplet設計需要“定制互連”，這大大降低了設計效率，并阻礙了技術的積累。為了解決這個問題，UCIe（Universal Chiplet Interconnect Express）標準應運而生。

UCIe標準旨在推行開放的Die-to-Die（芯粒與芯粒間）互連標準，以開放的高級接口總線為基礎，實現(xiàn)芯片封裝內功能單元的即插即用。自2022年3月由英特爾、AMD、Arm等十家公司聯(lián)合推出以來，UCIe標準已經經歷了從1.0到1.1再到2.0的多次更新，逐步完善了Die-to-Die互連標準，增強了Chiplet和先進封裝融合的可靠性、可測性，并強化了互連的靈活性。

近日，新思科技公司正式發(fā)布了全球領先的40G UCIe IP解決方案，這是業(yè)界首個完整的UCIe IP全面解決方案。該解決方案包括UCIe控制器IP、UCIe PHY IP和UCIe驗證IP（VIP），每引腳運行速度高達40 Gbps，可實現(xiàn)異構和同構芯片之間的12.9Tbps/mm帶寬密度，滿足設計人員對更大帶寬、更高能效的需求。

新思科技的40G UCIe IP解決方案不僅符合最新的UCIe 2.0規(guī)范，還提供了比規(guī)范更高的帶寬性能。此外，該解決方案還集成了信號完整性監(jiān)控器和全面的測試和芯片生命周期管理（SLM）功能，能夠增強Multi-Die系統(tǒng)封裝的可靠性。同時，新思科技還提供了額外的信號完整性和電源完整性服務，以及豐富的IP組合和強大的生態(tài)優(yōu)勢，幫助設計人員打造更具競爭力的Multi-Die系統(tǒng)。

隨著UCIe規(guī)范的逐漸完善和Chiplet技術的普及，芯片設計行業(yè)正迎來一場深刻的變革。新思科技的40G UCIe IP解決方案作為這場變革的先鋒，將為數(shù)據(jù)中心、人工智能、高端消費電子和智能汽車等領域的設計人員提供高性能、高可靠性的SoC解決方案，助力他們在產業(yè)智能化升級中搶得先機。