在當(dāng)下3DIC技術(shù)作為提升芯片性能和集成度的重要路徑，正面臨著諸多挑戰(zhàn)，尤其是Signoff環(huán)節(jié)的復(fù)雜性問題尤為突出。此前，6月6日至8日，由中國科學(xué)院空天信息創(chuàng)新研究院主辦的“第四屆電子與信息前沿學(xué)術(shù)會(huì)議”上，行芯科技CEO賀青博士基于最近與Top設(shè)計(jì)公司合作成功流片的先進(jìn)工藝3DIC項(xiàng)目經(jīng)驗(yàn)，發(fā)表了題為《面向3DIC的Signoff挑戰(zhàn)與行芯科技創(chuàng)新策略》的演講，為行業(yè)帶來了深刻的技術(shù)洞察。

賀青博士在演講中指出，F(xiàn)ace-to-Face等先進(jìn)堆疊形式雖能顯著提升芯片性能，但也使得Signoff技術(shù)難度呈指數(shù)級(jí)增長。3DIC Signoff不僅涉及物理驗(yàn)證及簽核的復(fù)雜流程，還需應(yīng)對(duì)復(fù)合Die引起的Coupling RC、SI、PI等新難題，以及電、熱、力等多物理耦合帶來的新挑戰(zhàn)。

為了應(yīng)對(duì)挑戰(zhàn)，行芯科技自研了業(yè)內(nèi)首個(gè)多Die并行提取Face-to-Face晶圓堆棧設(shè)計(jì)中的寄生參數(shù)解決方案。通過高精度的跨層芯片電容提取與網(wǎng)表仿真驗(yàn)證，確保3DIC芯片在Signoff環(huán)節(jié)的數(shù)據(jù)基石，并從SI、PI、Power、Thermal等多維度為3DIC設(shè)計(jì)提供全方位簽核驗(yàn)證。同時(shí)，行芯科技將電源網(wǎng)絡(luò)設(shè)計(jì)、功耗分析等環(huán)節(jié)前置踐行3DIC Shift Left設(shè)計(jì)方法學(xué)，進(jìn)一步提升芯片設(shè)計(jì)的效率與準(zhǔn)確性。

在EDA斷供的背景下，行芯科技將繼續(xù)與學(xué)術(shù)界的專家學(xué)者保持緊密合作，共同推動(dòng)我國集成電路產(chǎn)業(yè)的技術(shù)自主創(chuàng)新與自主可控發(fā)展。