ADC3541、ADC3542和ADC3543 （ADC354x） 系列器件是低噪聲、超低功耗、14 位、10 至 65 MSPS 的高速模數(shù)轉換器 （ADC）。這些器件專為低功耗而設計，可提供–155 dBFS/Hz的噪聲頻譜密度。ADC354x 提供出色的直流精度和 IF 采樣支持，使這些器件成為各種應用的絕佳選擇。高速控制環(huán)路受益于僅一個時鐘周期的短延遲。ADC在65 MSPS時僅消耗79 mW，并且功耗在較低采樣率下可以很好地擴展。

ADC354x 使用 SDR、DDR 或串行 CMOS 接口輸出數(shù)據(jù)，提供最低功耗的數(shù)字接口，并具有最大限度地減少數(shù)字互連數(shù)量的靈活性。這些器件是具有不同速度等級的引腳兼容系列。這些器件支持–40°C至+105?C的擴展工業(yè)溫度范圍。
*附件：adc3543.pdf

特性

• 14 位 10/25/65 MSPS ADC
• 本底噪聲：–155 dBFS/Hz
• 超低功耗，優(yōu)化功率縮放：35 mW （10 MSPS） 至 84 mW （65 MSPS）
• 延遲：1 個時鐘周期
• INL：±0.6 LSB;DNL：±0.1 LSB
• 參考：外部或內部
• 輸入帶寬：900 MHz （3 dB）
• 工業(yè)溫度范圍：–40°C 至 +105°C
• 片上數(shù)字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• SDR/DDR 和串行 CMOS 接口
• 小尺寸：40-WQFN（5 mm × 5 mm）封裝
• 1.8V 單電源
• 光譜性能 （f 在 = 10 MHz）：
  • 信噪比：79.0 dBFS
  • SFDR：87 dBc HD2、HD3
  • SFDR：99 dBFS 最差支線
• 光譜性能 （f 在 = 64 兆赫）：
  • 信噪比：78.0 dBFS
  • SFDR：70 dBc HD2、HD3
  • SFDR：91 dBFS 最差支線

參數(shù)

方框圖

一、產品概述

ADC354x 系列包含三款型號（ADC3541/3542/3543），核心差異為采樣率，均采用 5mm×5mm 40 引腳 WQFN（RSB 封裝），工作溫度覆蓋 - 40°C~105°C，結溫上限 105°C。器件集成片上數(shù)字下變頻器（DDC）、32 位數(shù)控振蕩器（NCO）及多模式數(shù)字接口，支持內 / 外部基準源，單電源 1.8V 供電，采樣率 65 MSPS 時功耗僅 84 mW，采樣率 10 MSPS 時低至 35 mW，兼具高性能與低功耗特性，適配電池供電或高密度部署場景。

二、核心特性

1. 高精度采樣性能

（1）靜態(tài)性能（全溫域，典型值）

• 線性度 ：INL±0.6 LSB，DNL±0.1 LSB（ADC3543，5 MHz 輸入），無丟失碼（14 位），確保信號轉換無失真；
• 偏移與增益誤差 ：偏移誤差典型值 5.9130 LSB，溫度漂移 ±0.010.02 LSB/°C；增益誤差 ±0.2%0.8% FSR（外部 1.6V 基準），溫度漂移 25151 ppm/°C（內 / 外部基準差異）；
• 過渡噪聲 ：0.45 LSB RMS，降低小信號采樣誤差。

（2）動態(tài)性能（典型值，TA=25°C）

• 噪聲與信噪比 ：噪聲譜密度（NSD）-155 dBFS/Hz，10 MHz 輸入時 SNR 79 dBFS，64 MHz 輸入時 SNR 78 dBFS（ADC3543）；無雜散動態(tài)范圍（SFDR）87 dBc（10 MHz 輸入，含 2/3 次諧波）、99 dBFS（剔除 2/3 次諧波的最差雜散）；
• 有效位數(shù)（ENOB） ：10 MHz 輸入時 12.8 bit，64 MHz 輸入時 12.0 bit（ADC3543），適配高精度信號采集；
• 互調失真（IMD3） ：雙音輸入（10/12 MHz，-7 dBFS / 音）時 IMD3 92 dBc，抗干擾能力強；
• 輸入帶寬 ：-3 dB 帶寬 900 MHz，支持中頻（IF）采樣，可直接采集高頻信號（如 100 MHz），減少前端混頻電路。

2. 靈活的基準與時鐘設計

（1）基準源選項

• 內部基準 ：1.6V（典型值），輸出阻抗 8Ω，適配對成本敏感場景；
• 外部基準 ：支持 1.6V 直接輸入（VREF 引腳）或 1.2V 輸入（REFBUF 引腳，片內增益緩沖至 1.6V），外部基準輸入電流 0.3 mA，適配高精度校準場景；
• 基準噪聲抑制 ：VREF/REFBUF 引腳需并聯(lián) 10μF+0.1μF 陶瓷電容（靠近引腳），降低基準噪聲對采樣精度的影響。

（2）時鐘輸入

• 支持類型 ：差分時鐘（默認）或單端時鐘（需 SPI 配置），差分時鐘輸入電壓范圍 1~3.6 Vpp，單端時鐘需直流耦合至 0.9V 共模電壓；
• 抖動性能 ：孔徑抖動（tA）180 fs（方波時鐘），時鐘占空比 40%~60%，確保高速采樣時相位噪聲低；
• 功耗優(yōu)化 ：單端時鐘模式比差分模式節(jié)省約 1 mA 電流，適配低功耗場景。

3. 片上數(shù)字信號處理（DSP）功能

（1）數(shù)字下變頻器（DDC）

• ** decimation 選項 **：支持實信號 / 復信號 decimation，倍率 2/4/8/16/32，復 decimation 時通帶帶寬約 0.8×Fs/N（Fs 為采樣率，N 為 decimation 倍率），實 decimation 時帶寬減半；
• 濾波性能 ：阻帶抑制≥85 dB，通帶紋波小，可替代外部抗混疊濾波器，減少外圍器件；
• NCO 功能 ：32 位可編程 NCO，頻率范圍 - Fs/2~+Fs/2，支持信號混頻至基帶，適配 SDR 中頻率搬移場景，NCO 相位可通過 SPI 重置或 SYNC 引腳同步。

（2）輸出格式化

• 分辨率調整 ：支持 14/16/18/20 位輸出（通過位映射器），并行接口最大 16 位，串行接口最大 20 位；
• 數(shù)據(jù)格式 ：默認二進制補碼，可配置偏移二進制（SPI 寄存器 0x8F），適配不同處理器數(shù)據(jù)格式需求；
• 測試模式 ：支持斜坡 / 自定義測試圖案輸出，便于系統(tǒng)聯(lián)調時驗證數(shù)字接口完整性。

4. 多模式數(shù)字接口

• 并行接口 ：支持 SDR（單數(shù)據(jù)率）、DDR（雙數(shù)據(jù)率）CMOS，SDR 模式下數(shù)據(jù)率等于采樣率，DDR 模式下為 2× 采樣率，輸出驅動能力 ±400 μA，適配 FPGA/MCU 并行采集；
• 串行接口 ：支持 1 線 / 2 線串行 CMOS，2 線模式數(shù)據(jù)率 Fs×2（65 MSPS 時 65 MHz），1 線模式數(shù)據(jù)率 Fs×4（65 MSPS 時 130 MHz），減少 PCB 布線數(shù)量；
• 接口靈活性 ：可通過 SPI 配置輸出位序、延遲及時鐘相位，適配不同主控芯片時序要求。

5. 低功耗與可靠性設計

• 功耗控制 ：
  • 正常模式：10 MSPS 時 AVDD 電流 15.5 mA、IOVDD 電流 4 mA（SDR 模式），65 MSPS 時 AVDD 電流 47 mA、IOVDD 電流 20 mA（SDR 模式）；
  • 掉電模式：全局掉電電流≤9 μA（外部基準），可通過 SPI 單獨關閉時鐘緩沖器、基準放大器等模塊，進一步降低功耗；
• ESD 防護 ：人體放電模型（HBM）±2500 V，帶電器件模型（CDM）±1000 V，遠超工業(yè)級標準；
• 電源抑制比（PSRR） ：1 MHz 時 38 dB，降低電源紋波對采樣精度的影響。

三、功能架構與工作原理

1. 核心架構

器件采用 “模擬前端 - 采樣量化 - 數(shù)字處理 - 接口輸出” 四層架構，關鍵模塊協(xié)同工作：

• 模擬前端 ：含差分采樣開關、自動調零放大器（AZ），AZ 功能默認開啟（ADC3541/3542），可降低 1/f 噪聲，ADC3543 需 SPI 開啟；
• 采樣量化 ：14 位 SAR 架構 ADC 核心，采樣時鐘由外部輸入，孔徑延遲 0.85 ns，確保高速采樣時相位一致性；
• 數(shù)字處理 ：集成 DDC、NCO 及濾波器，支持信號 decimation 與頻率搬移，減少后端處理器數(shù)據(jù)量；
• 接口輸出 ：位映射器調整輸出分辨率及時序，多模式接口適配不同傳輸需求。

2. 關鍵工作模式

• 正常采樣模式 ：模擬信號經(jīng) AINP/AINM 差分輸入，采樣時鐘觸發(fā)量化，數(shù)字數(shù)據(jù) 1 個時鐘周期后輸出（ latency 1 cycle）；
• DDC 模式 ：開啟片上 decimation ，復信號模式下 NCO 將目標頻率搬移至基帶，濾波器抑制雜散，輸出數(shù)據(jù)率降至 Fs/N，適配高速采樣后低速率傳輸；
• 單端輸入模式 ：通過 SPI 配置（寄存器 0x11）將 AINM 接共模電壓（VCM=0.95V），AINP 輸入單端信號，代價為 SNR 降低 3 dB；
• 掉電模式 ：通過 PDN/SYNC 引腳或 SPI（寄存器 0x08）觸發(fā)，可選擇關閉 ADC 核心、基準、時鐘緩沖器等模塊，平衡功耗與喚醒時間（內部基準關時喚醒時間 1.6 ms）。

四、電氣特性

1. 電源與電流特性（1.8V 供電，典型值）

2. 模擬輸入特性（全溫域）

3. 動態(tài)性能（ADC3543，65 MSPS，外部基準）

五、引腳配置與封裝

1. 封裝規(guī)格

• 物理參數(shù) ：5mm×5mm WQFN（RSB 封裝），40 引腳，引腳間距 0.5mm，最大高度 0.8mm；底部裸露熱焊盤（面積約 3mm×3mm）需焊接至 GND，配合 2~4 個 0.3mm 散熱過孔，結到環(huán)境熱阻（RθJA）30.7°C/W，結到板熱阻（RθJB）10.5°C/W，確保高溫環(huán)境下散熱；
• 可靠性 ：符合無鉛焊接要求，MSL 等級 3（260°C 峰值回流焊，168 小時濕敏存儲），引腳鍍層為鎳鈀金（NIPDAU），兼容 RoHS。

2. 關鍵引腳分類

核心引腳按功能分為模擬輸入、時鐘、數(shù)字控制、電源四類，關鍵引腳功能如下：

六、典型應用與設計建議

1. 典型應用場景

• 軟件無線電（SDR） ：ADC3543（65 MSPS）配合 DDC 功能，將射頻信號下變頻至基帶，輸出數(shù)據(jù)率降至 16.25 MSPS（ decimation 4），減少 FPGA 處理壓力；
• 高速數(shù)據(jù)采集 ：ADC3542（25 MSPS）用于工業(yè)傳感器信號采集（如振動、壓力），14 位分辨率 + 低噪聲特性確保微小信號捕捉；
• 雷達 / 聲吶 ：ADC3543 寬輸入帶寬（900 MHz）支持直接采樣中頻信號（如 100 MHz），NCO 實現(xiàn)頻率搬移，適配多目標探測場景。

2. 設計建議

（1）電源與基準設計

• 電源 decoupling ：AVDD/IOVDD 引腳就近并 10μF 鉭電容 + 0.1μF 陶瓷電容（高頻去耦），模擬地與數(shù)字地單點連接，避免地彈噪聲；
• 基準選擇 ：高精度場景用外部 1.6V 基準（如 REF5016），成本敏感場景用內部基準，VREF/REFBUF 引腳需靠近器件放置旁路電容，減少寄生電感；
• 電源架構 ：推薦 “開關電源 + LDO” 方案（如 TPS62821+TPS7A4701），開關電源實現(xiàn)高效降壓，LDO 抑制開關噪聲，確保 AVDD 紋波≤10 mV。

（2）模擬前端設計

• 輸入匹配 ：模擬輸入采用 100Ω 差分阻抗布線，長度匹配誤差≤5 mil，減少相位失衡；高速場景（fIN>30 MHz）需添加采樣毛刺濾波器（如 33Ω 電阻 + 180nH 電感 + 100pF 電容），吸收采樣開關噪聲；
• 共模偏置 ：DC 耦合場景下，AINP/AINM 需通過電阻分壓偏置至 VCM（0.95V），AC 耦合場景下需串聯(lián)電容（如 1μF）并通過電阻拉至 VCM；
• 過壓保護 ：AINP/AINM 引腳并聯(lián) TVS 二極管（如 SMF05C），防止輸入電壓超限損壞器件（絕對最大輸入電壓 - 0.3V~AVDD+0.3V）。

（3）時鐘與數(shù)字接口設計

• 時鐘驅動 ：高速場景（>25 MSPS）推薦差分時鐘驅動（如 LMK04828），時鐘跡線遠離模擬信號，避免串擾；單端模式下時鐘需直流耦合至 0.9V，串接 50Ω 匹配電阻；
• 數(shù)字接口 ：并行輸出時每路數(shù)據(jù)引腳串聯(lián) 20Ω 隔離電阻（靠近器件），減少開關噪聲；串行模式下 DCLKIN 需與主控時鐘同步，時序滿足 tS,SYNC≥500 ps、tH,SYNC≥600 ps；
• PCB 布局 ：模擬區(qū)（AINP/AINM/VCM）與數(shù)字區(qū)（D0~D17/SPI）分離，電源平面采用 “模擬電源 - 地 - 數(shù)字電源” 堆疊，增強抗干擾能力。