ADC3644器件是一款低噪聲、超低功耗、14位、125MSPS雙通道、高速模數(shù)轉(zhuǎn)換器（ADC）。該器件專為低功耗而設(shè)計(jì)，可提供–153 dBFS/Hz的噪聲頻譜密度，并具有非常好的線性度和動態(tài)范圍。該ADC3644提供IF采樣支持，使該器件成為各種應(yīng)用的絕佳選擇。高速控制環(huán)路受益于僅一個時鐘周期的短延遲。ADC在125 MSPS時僅消耗82 mW/ch，功耗在較低采樣率下可很好地擴(kuò)展。
*附件：adc3644.pdf

該ADC3644使用 DDR 或串行 CMOS 接口輸出數(shù)據(jù)，提供最低功耗的數(shù)字接口，并具有最大限度地減少數(shù)字互連數(shù)量的靈活性。這些器件是具有不同速度等級的引腳兼容系列。這些器件支持–40至105?C的擴(kuò)展工業(yè)溫度范圍。

特性

• 雙通道
• 14 位 125 MSPS ADC
• 本底噪聲：–153 dBFS/Hz
• 超低功耗，優(yōu)化功率縮放：82 mW/ch （125 MSPS）
• 延遲：1 個時鐘周期
• 14 位，無缺失代碼
• INL：±1.5 LSB;DNL：±0.5 LSB
• 參考：外部或內(nèi)部
• 工業(yè)溫度范圍：–40°C 至 +105°C
• 片上數(shù)字濾波器（可選）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• DDR 和串行 CMOS 接口
• 小尺寸：40-WQFN（5 mm × 5 mm）封裝
• 1.8V 單電源
• 光譜性能（f 在 = 5 MHz）：
  • 信噪比：74.0 dBFS
  • SFDR：90dBc HD2、HD3
  • SFDR：100-dBFS 最差雜散
• 光譜性能（f 在 = 70 兆赫）：
  • 信噪比：72.5 dBFS
  • SFDR：70dBc HD2、HD3
  • SFDR：85-dBFS 最差雜散

參數(shù)

方框圖

一、產(chǎn)品核心定位

ADC3644 是德州儀器（TI）推出的 14 位雙通道高速模數(shù)轉(zhuǎn)換器（ADC） ，專為高動態(tài)范圍、低功耗的高速信號采集場景設(shè)計(jì)，如高速數(shù)據(jù)采集、工業(yè)監(jiān)測、軟件無線電（SDR）、雷達(dá)及光譜分析等。其核心優(yōu)勢在于 125 MSPS 的最高采樣率、超低功耗（125 MSPS 時每通道 82 mW）與優(yōu)異的噪聲性能（噪聲譜密度 - 153 dBFS/Hz），采用 5mm×5mm 40 引腳 WQFN 超小封裝，可在 - 40°C 至 + 105°C 寬溫范圍內(nèi)穩(wěn)定工作，適配空間受限的工業(yè)與高端消費(fèi)電子設(shè)備。

二、關(guān)鍵特性

1. 高精度與高動態(tài)性能

• 分辨率與線性度 ：
  • 14 位無失碼分辨率，積分非線性（INL）最大 ±1.5 LSB，微分非線性（DNL）最大 ±0.5 LSB，確保信號轉(zhuǎn)換的線性精度。
  • 靜態(tài)誤差極低：失調(diào)誤差最大 65 LSB，失調(diào)漂移 0.02 LSB/°C；增益誤差最大 0.5% FSR，增益漂移可忽略，長期穩(wěn)定性優(yōu)異。
• 動態(tài)指標(biāo) ：
  • 信噪比（SNR）：5 MHz 輸入時 74.0 dBFS，70 MHz 輸入時 72.5 dBFS，支持中頻（IF）采樣，適配高頻信號采集。
  • 無雜散動態(tài)范圍（SFDR）：5 MHz 輸入時 90 dBc（二次 / 三次諧波）、100 dBFS（最差雜散），70 MHz 輸入時 70 dBc（二次 / 三次諧波）、85 dBFS（最差雜散），減少信號失真。
  • 模擬輸入帶寬：-3 dB 帶寬 1.4 GHz，有用帶寬達(dá) 200 MHz，支持寬頻信號直接采樣。

2. 靈活的信號處理與接口

• 數(shù)字下變頻器（DDC） ：
  • 內(nèi)置可編程抽取濾波器，支持 2/4/8/16/32 倍抽?。▽?shí)抽取或復(fù)抽取），可降低輸出數(shù)據(jù)率，減輕后端處理器負(fù)擔(dān)。
  • 32 位數(shù)控振蕩器（NCO）：支持信號頻率平移，配合復(fù)抽取可實(shí)現(xiàn)中頻信號下變頻，簡化射頻前端設(shè)計(jì)。
  • 濾波性能：復(fù)抽取時通帶帶寬約 80%，阻帶抑制≥85 dB；實(shí)抽取時通帶帶寬為復(fù)抽取的 1/2，適配不同信號帶寬需求。
• 數(shù)據(jù)接口 ：
  • 支持 DDR CMOS 并行接口與串行 CMOS 接口（2 線 / 1 線 / 1/2 線），靈活適配不同數(shù)據(jù)傳輸需求：
    • DDR CMOS：輸出數(shù)據(jù)率最高 250 MHz（每引腳），適合高速近距離傳輸。
    • 串行 CMOS：通過 1 線 / 2 線 / 1/2 線配置減少引腳數(shù)量，適配長距離或多器件同步場景，支持 14-20 位可編程輸出分辨率。
  • 低延遲：DDR 模式下僅 1 個時鐘周期延遲，1 線串行模式下 1-2 個時鐘周期延遲，適配高速控制環(huán)路。

3. 低功耗與靈活供電

• 功耗優(yōu)化 ：
  • 125 MSPS 時總功耗 164 mW（雙通道），采樣率降低時功耗同步遞減（如 65 MSPS 時功耗約 82 mW），適配電池供電設(shè)備。
  • 多種掉電模式：支持全局掉電、單通道掉電及模塊級掉電（如時鐘緩沖器、參考放大器），掉電模式下功耗最低 5 mW，進(jìn)一步降低待機(jī)功耗。
• 電源兼容性 ：
  • 單電源供電：模擬電源（AVDD）與數(shù)字接口電源（IOVDD）均為 1.8 V，無需多電壓域設(shè)計(jì)，簡化供電電路。
  • 參考電壓靈活：支持內(nèi)部 1.6 V 參考（典型值）、外部 1.6 V 參考或外部 1.2 V 參考（通過內(nèi)部緩沖放大至 1.6 V），適配不同精度需求。

三、典型應(yīng)用場景

1. 高速數(shù)據(jù)采集系統(tǒng) ：如工業(yè)振動監(jiān)測、超聲成像，利用 125 MSPS 采樣率與 1.4 GHz 帶寬，捕捉高頻動態(tài)信號。
2. 軟件無線電（SDR） ：通過 NCO 與復(fù)抽取功能，實(shí)現(xiàn)中頻信號直接下變頻，減少射頻前端復(fù)雜度，適配多頻段通信。
3. 雷達(dá)與光譜分析 ：高 SFDR 與寬輸入帶寬支持高頻信號采集，低噪聲特性確保微弱信號檢測精度。
4. 工業(yè)監(jiān)測 ：如電力質(zhì)量監(jiān)測、電機(jī)控制，寬溫工作范圍與低功耗適配工業(yè)惡劣環(huán)境與長期運(yùn)行需求。

四、器件信息與訂購參數(shù)

1. 基礎(chǔ)器件信息

2. 訂購選項(xiàng)詳情

五、電氣與熱特性

1. 絕對最大額定值（核心參數(shù)）

2. 推薦工作條件

3. 熱特性（40 引腳 WQFN 封裝）

六、功能模式與關(guān)鍵模塊

1. 核心功能模塊

• 模擬輸入前端 ：
  • 差分輸入設(shè)計(jì)，支持 AC/DC 耦合，輸入阻抗 8 kΩ（直流差分），輸入電容 5.4 pF（每引腳），適配高阻抗信號源。
  • 采樣 glitch 濾波器：推薦針對不同輸入頻率配置 RC 濾波器（如 DC-60 MHz 用 82 nH 電感 + 33 pF 電容，60-120 MHz 用 91 nH 電感 + 75 pF 電容），減少采樣噪聲干擾。
• 時鐘輸入 ：
  • 支持差分或單端時鐘輸入：差分時鐘輸入（CLKP/CLKM）適配低抖動場景，單端時鐘輸入可降低功耗（較差分節(jié)省約 1 mA）。
  • 時鐘抖動要求：外部時鐘抖動需控制在 100 fs-1 ps（如 10 MHz 輸入時，1 ps 抖動導(dǎo)致 SNR 降至 73.7 dBFS），確保動態(tài)性能。
• 數(shù)字下變頻器（DDC） ：
  • 復(fù)抽取模式：通過 NCO 將目標(biāo)信號移至基帶，配合抽取濾波器降低數(shù)據(jù)率，如 125 MSPS 采樣、8 倍復(fù)抽取后，輸出數(shù)據(jù)率 15.625 MSPS，帶寬 12.5 MHz。
  • 實(shí)抽取模式： bypass NCO，濾波器作低通濾波，適合單頻信號采集，如 125 MSPS 采樣、4 倍實(shí)抽取后，輸出數(shù)據(jù)率 31.25 MSPS，帶寬 12.5 MHz。

2. 數(shù)據(jù)接口與輸出格式

• DDR CMOS 并行接口 ：
  • 14 位數(shù)據(jù)輸出（DA0-DA6、DB0-DB6），DCLK 時鐘同步，數(shù)據(jù)率最高 250 MHz（每引腳），適合近距離高速傳輸，延遲僅 1 個時鐘周期。
• 串行 CMOS 接口 ：
  • 支持 2 線 / 1 線 / 1/2 線配置，通過序列化減少引腳數(shù)量：2 線模式下每通道 8 路序列化（80 MBPS/lane），1 線模式下 16 路序列化（160 MBPS/lane），適配多器件級聯(lián)。
  • 輸出格式：支持二進(jìn)制補(bǔ)碼（默認(rèn)）或偏移二進(jìn)制，可通過 SPI 配置 14-20 位輸出分辨率（20 位用于高抽取場景，減少量化噪聲）。

七、設(shè)計(jì)與應(yīng)用指導(dǎo)

1. 硬件設(shè)計(jì)建議

• 電源 decoupling ：
  • AVDD 與 AGND 間并聯(lián) 10 μF（低 ESR 鉭電容）+0.1 μF（陶瓷電容），IOVDD 與 IOGND 間同理，電容需緊貼器件引腳，降低電源噪聲。
  • 電源架構(gòu)推薦：開關(guān)電源（如 TPS62821）+ LDO（如 TPS7A4701），或開關(guān)電源 + EMI 濾波器（針對開關(guān)噪聲設(shè)計(jì)陷波濾波），確保 AVDD 噪聲低于 1 mVpp。
• 模擬輸入電路 ：
  • 差分信號驅(qū)動：推薦使用全差分放大器（如 THS4541），輸出擺幅需匹配 ADC 滿量程（2.25 Vpp），并預(yù)留 1 dB 插入損耗余量（放大器輸出≥2.5 Vpp）。
  • 輸入保護(hù)：避免輸入電壓超出 AGND-0.3 V 至 AVDD+0.3 V，必要時串聯(lián)限流電阻（100 Ω），防止 ESD 損壞。
• 時鐘電路 ：
  • 差分時鐘傳輸：采用 100 Ω 差分阻抗布線，長度匹配（誤差≤5 mm），避免過孔，減少時鐘抖動。
  • 單端時鐘：需直流耦合至 0.9 V 共模電壓， unused 時鐘引腳通過電容（100 pF）接地。

2. 軟件配置與初始化

• SPI 編程接口 ：
  • 支持 24 位寄存器讀寫，SCLK 最高 20 MHz，通過 SEN（片選，低有效）、SCLK（時鐘）、SDIO（數(shù)據(jù)）引腳配置，關(guān)鍵寄存器包括：
    • 接口配置（0x07）：選擇 DDR / 串行 CMOS 接口及輸出分辨率。
    • DDC 使能（0x24）：開啟抽取濾波器，配置實(shí) / 復(fù)抽取倍數(shù)。
    • NCO 配置（0x2A-0x2D、0x31-0x34）：設(shè)置 32 位 NCO 頻率，實(shí)現(xiàn)信號頻率平移。
• 初始化流程 ：
  1. 上電后等待 2 ms（內(nèi)部帶隙穩(wěn)定），配置 REFBUF 引腳（選擇參考電壓模式），施加采樣時鐘。
  2. 硬件復(fù)位（RESET 引腳高脈沖≥1 μs），等待 200,000 個時鐘周期（內(nèi)部校準(zhǔn)完成）。
  3. 通過 SPI 配置接口、DDC、NCO 等參數(shù)，啟動信號采集。

3. 布局與 EMC 設(shè)計(jì)

• 布局準(zhǔn)則 ：
  • 模擬與數(shù)字分區(qū)：模擬輸入（AINP/AINM、BINP/BINM）、時鐘（CLKP/CLKM）與數(shù)字輸出（DAx/DBx）分開布線，避免數(shù)字噪聲串?dāng)_。
  • 接地設(shè)計(jì)：AGND 與 DGND 單點(diǎn)連接，模擬地采用獨(dú)立平面，數(shù)字地通過過孔多點(diǎn)連接至主地平面。
  • 關(guān)鍵信號布線：模擬輸入與時鐘采用差分布線（阻抗 100 Ω），長度≤20 mm，避免直角轉(zhuǎn)彎；數(shù)字輸出串聯(lián) 20 Ω 匹配電阻（靠近器件引腳），減少反射。
• EMC 優(yōu)化 ：
  • 參考電壓引腳（VREF/REFBUF）：旁路電容（10 μF+0.1 μF）直接焊接在引腳旁，避免過孔，減少參考噪聲。
  • 熱焊盤處理：WQFN 熱焊盤需焊接至 PCB 接地平面，通過 4-6 個過孔增強(qiáng)散熱，確保結(jié)溫不超過 105°C。